Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.
Pro nejlepší synchronizaci dat nejvýhodnější varianta
LEVEL-0, která ale generuje největší množství dat. Byl vybrán obvod firmy Xilinx
Spartan-6, který schopný přijímat datové toky rychlosti 3,125Gb/s. základě podporovaných pamětí typů SDRAM obvodu
Spartan-6 byla vybrána paměť DDR3 firmy Micron.31
7 ZÁVĚR
Cílem prvního druhého semestrálního projektu bylo navrhnout zařízení, které by
bylo schopno přijímat diferenciální signály různých standardů tyto signály přeposlat
na výstupní bránu zároveň vstup osciloskopu, pro který obvod obnovovalo i
hodinový kmitočet pro synchronizaci. Pro komunikaci síti ethernet
bylo požadováno využít modulů SFP, které umožní připojení sítě standardů
1000BASE-T, 1000BASE-SX, 1000BASE-LX 1000BASE-CX.
. Každá popsaných variant své výhody i
nevýhody týče generování přídavných dat zaručení správné synchronizace
vysílací přijímací strany. obvodu
FPGA poté byly vybrány další obvody tak, aby mohly realizovat požadované funkce
specifikované zadání. Vzhledem tomu, zadání měnilo i
v průběhu letního semestru podle požadavků zadávající firmy, bylo potřeba práci
několikrát poupravovat nebylo možné desku plošných dodat výroby včas.
Pro ethernetový přepínač dat byla navržena osmivrstvá deska plošných spojů. Nejmenší množství dat generuje
varianta LEVEL-2/X, ale vyžaduje spoj nízkou chybovostí. domluvě vedoucím práce došlo polovině listopadu změně
zadání, jehož náplní bylo seznámit linkovou fyzickou vrstvou standardu gigabit
ethernet návrh obvodu, který bude schopný symetricky rozdělit datový tok 1Gb/s na
dva datové toky umožní jejich sloučení.
Podklady pro návrh jsou umístěný příloze. Proto
jsem diplomové práci nemohl ověřit její funkčnost.
Pro funkci rozdělování takového toku jsou práci popsány čtyři možné varianty
řízení rozdělení opětovného sloučení datového toku označené jako LEVEL-0,
LEVEL-1, LEVEL-2/0 LEVEL2/X. Obvod měl být zároveň schopný generovat různé
datové signály.
Pro tento účel bylo nejvýhodnější řešení založit zařízení obvodu FPGA, které je
schopné zpracovávat vysokorychlostní toky dat. Dále jsou práci
navrženy nevolatilní paměť EEPROM převodník USB
