Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.
Paměť vždy reaguje vzestupnou hranu hodinového signálu. [6]
Uživatelská data jsou dostupná pinech DQ0 DQ15
obr. 3. Výběr banky provádí nastavením pinů BA0 BA2.1 Blokové schéma paměti DDR3 (převzato [6])
. 3.1 DDR3
Paměť DRR3 může obvodu být použita pro pokrytí zpoždění rámců, které může
vznikat přenosových kanálech obvod mohl rámce vyslat stejném pořadí, jakém
vstupovaly systému před rozdělením datového toku.1).
Blokové schéma DDR3 paměti obrázku(obr.1).
Každá banka dále rozdělena 384 buněk. Blokové schéma paměti obrázku (obr.
Podle podporovaných pamětí uvedených datasheetu xilinx, jsou podporovány
různé paměti firmy Mikron časováním -187E, Tyto paměti již nevyrábí,
proto byla vybrána paměť MT41J64M16JT-15EGG celkové kapacitě Gb
s časováním -15E, která zpětně kompatibilní časováním -187E.3. Seznam
vybraných operand tabulce (tabulka 2.16
3 PODPŮRNÉ OBVODY
3. Výběr buňky provede nastavením
pinů A13. Dále může být využita pro
procesor, kterém měl běžet webový server. [6]
Jaká operace daty bude provádět, musí být specifikováno operandou pinech
RAS#, CAS#, WE# CS#. Data jsou paměti
organizována osmi bankách.1)
