Vysokorychlostní přepínač dat

| Kategorie: Diplomové, bakalářské práce  |

Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.

Strana 8 z 68

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

................. 1.................................................................viii SEZNAM OBRÁZKŮ obr........................... 2. 1.................................... 2..3 sériové rozhraní SGMII (převzato [14])........ 8 obr.................. 18 obr....................... 3 obr.... 6 obr. 3. 4.......................5 Přidavné prokovy............................. 3........... 5...........3 Doporučené zapojení spínaného regulátoru (převzato [9]) ................. 24 obr............ 1..................................... 18 obr......................2 Rámec ethernet (převzato [13]) ...................................................1 Blokové schéma paměti DDR3 (převzato [6]) .3 Blokové schéma vysokorychlostní vysílače (převzato [4])................... 10 obr....................... 4.................6 Řadič SDRAM paměti Spartan-6 (převzato [5]) ...... 4...........................3 Vázané nesymetrické vedení ........................ 2...... 9 obr..8 konektor pro 1000BASE-T (převzato [11]).........4 Blokové schéma vysokorychlostní přijímače(převzato [4]).............4 SFP modul pro optická vedení ......................................... 14 obr......6 1000BASE-T (převzato [11]) ..3 (převzato [11]) ............................... 1........2 Struktura logického bloku ....................................5 Konektor 1000BASE-CX(převzato [11])....... 18 obr........... 16 obr.......... 4................................................... 5......................... 3.................2 Doporučené zapojení lineárního regulátoru (převzato [8]) ............................................................7 Možné konfigurace registrů (převzato [5]).......... 3............. 1..........................4 konektor pro 1000BASE-LX, 1000BASE-SX (převzato [11]).. 8 obr... 1..... 1....5 Blokové schéma pro rozvod hodinového signálu pro vysokorychlostní rozhraní(převzato [4]) ...... 7 obr.................. 17 obr.......... 13 obr.2 SFP pouzdro ............. 2................................ 11 obr........... 7 obr............................................................1 zjednodušené napájecí schéma............................... 20 obr.............2 Kvazi-TEM aproximace.................7 Podvrstvy 1000BASE-T rozhraní (převzato [11]).......5 Nastavení ukončovacího rozhraní FPGA (převzato [4]) ............................................................................................... 2.......... 22 obr................................. 2.. 2 obr.................... 21 obr.1 Nesymetrické mikropáskové vedení..............1 Základní struktura FPGA ......................................4 Ohyb mikropáskového vedení (převzato [2])......................... 2.............................. 25 .......................................... 9 obr....... 12 obr.......3 SFP modul pro metalická vedení................ 1............................................................ 22 obr 5................................... 23 obr................................... 5 obr............ 3......... 20 obr...............................1 Rozdělení fyzické linkové vrstvy ISO/OSI modelu dle 802................................................................. 4...........................................

---

---