Vysokorychlostní přepínač dat

| Kategorie: Diplomové, bakalářské práce  |

Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.

Strana 8 z 68

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

.............................4 Blokové schéma vysokorychlostní přijímače(převzato [4])............ 5. 7 obr..............1 Rozdělení fyzické linkové vrstvy ISO/OSI modelu dle 802........................ 2........ 2.................. 1.. 16 obr...................... 3...........................................................................8 konektor pro 1000BASE-T (převzato [11]).............. 11 obr............ 18 obr.... 22 obr 5............. 2..................................6 Řadič SDRAM paměti Spartan-6 (převzato [5]) ................ 1.................................................. 9 obr....1 Nesymetrické mikropáskové vedení................... 22 obr........3 Vázané nesymetrické vedení ........... 1.......... 18 obr........................................................................................ 4...... 23 obr...... 4............................... 5......................................................................... 4.................1 Základní struktura FPGA ............5 Nastavení ukončovacího rozhraní FPGA (převzato [4]) ..4 konektor pro 1000BASE-LX, 1000BASE-SX (převzato [11])........................... 20 obr..............3 (převzato [11]) ............5 Konektor 1000BASE-CX(převzato [11])...... 2 obr.....................................................................................................................................6 1000BASE-T (převzato [11]) ....... 1....... 10 obr.................................. 2................. 3.........................................................5 Blokové schéma pro rozvod hodinového signálu pro vysokorychlostní rozhraní(převzato [4]) .... 4............. 1.................3 SFP modul pro metalická vedení......................3 Doporučené zapojení spínaného regulátoru (převzato [9]) ..3 Blokové schéma vysokorychlostní vysílače (převzato [4])...................................... 18 obr..................................................... 2..2 Doporučené zapojení lineárního regulátoru (převzato [8]) ................................. 12 obr.1 zjednodušené napájecí schéma............... 8 obr..................................5 Přidavné prokovy................... 6 obr.... 9 obr...... 3......... 3 obr............. 20 obr............................ 14 obr.......3 sériové rozhraní SGMII (převzato [14]).................. 2... 1........ 7 obr.......4 Ohyb mikropáskového vedení (převzato [2])........................................1 Blokové schéma paměti DDR3 (převzato [6]) ...................... 17 obr... 1...... 4.. 3.....viii SEZNAM OBRÁZKŮ obr.............. 24 obr........................2 SFP pouzdro .2 Rámec ethernet (převzato [13]) ..............................................................................................4 SFP modul pro optická vedení ....................................... 5 obr... 1.......... 8 obr...7 Možné konfigurace registrů (převzato [5]).............................................................................. 21 obr.............. 3................................................... 2... 13 obr............................ 25 ...........7 Podvrstvy 1000BASE-T rozhraní (převzato [11])...............2 Struktura logického bloku ........2 Kvazi-TEM aproximace.

---

---