Vysokorychlostní přepínač dat

| Kategorie: Diplomové, bakalářské práce  |

Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.

Strana 8 z 68

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

..............................3 Doporučené zapojení spínaného regulátoru (převzato [9]) .......................... 5..................................... 7 obr.. 2....6 Řadič SDRAM paměti Spartan-6 (převzato [5]) ...........................................................................................................................................................2 Rámec ethernet (převzato [13]) .................................. 4..... 1............................. 2....... 18 obr......................... 1........... 9 obr.............. 2....................................................................................5 Blokové schéma pro rozvod hodinového signálu pro vysokorychlostní rozhraní(převzato [4]) ........................................................ 6 obr.......................2 Doporučené zapojení lineárního regulátoru (převzato [8]) ....................................... 1.1 Základní struktura FPGA .............. 3.3 Blokové schéma vysokorychlostní vysílače (převzato [4]).........................7 Podvrstvy 1000BASE-T rozhraní (převzato [11]).... 9 obr.........5 Konektor 1000BASE-CX(převzato [11])................................................................................. 20 obr... 4. 24 obr....... 2.................... 13 obr............................. 3......... 1................................. 25 ............................ 10 obr....... 2......................... 20 obr..............3 (převzato [11]) ....... 1............................. 2. 4...........................................6 1000BASE-T (převzato [11]) ............................ 4....................4 Ohyb mikropáskového vedení (převzato [2])............. 1................. 8 obr............. 22 obr......5 Nastavení ukončovacího rozhraní FPGA (převzato [4]) .... 5...8 konektor pro 1000BASE-T (převzato [11]).........................................................2 Kvazi-TEM aproximace.................. 22 obr 5..... 18 obr... 23 obr.......... 17 obr......viii SEZNAM OBRÁZKŮ obr.4 SFP modul pro optická vedení ..................................... 3.1 Rozdělení fyzické linkové vrstvy ISO/OSI modelu dle 802....7 Možné konfigurace registrů (převzato [5]).............. 8 obr........ 2... 5 obr...1 Blokové schéma paměti DDR3 (převzato [6]) .......2 Struktura logického bloku ................................................ 3 obr........... 1.........................................................................1 Nesymetrické mikropáskové vedení........................3 SFP modul pro metalická vedení.............................. 18 obr........................................ 12 obr.................... 11 obr.........5 Přidavné prokovy... 1...................... 16 obr..................................3 sériové rozhraní SGMII (převzato [14])............. 14 obr...2 SFP pouzdro ......1 zjednodušené napájecí schéma.................... 21 obr.. 3..........3 Vázané nesymetrické vedení ........ 7 obr......................... 2 obr................................................. 4.... 3........................................4 konektor pro 1000BASE-LX, 1000BASE-SX (převzato [11])...............................4 Blokové schéma vysokorychlostní přijímače(převzato [4])..

---

---