Vysokorychlostní přepínač dat

| Kategorie: Diplomové, bakalářské práce  |

Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.

Strana 8 z 68

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

....... 2...................................................... 2........................................................................................................ 13 obr.................................1 Blokové schéma paměti DDR3 (převzato [6]) ..................3 Doporučené zapojení spínaného regulátoru (převzato [9]) .................. 8 obr............................... 18 obr.............................. 1................. 21 obr................................................................ 2........................................................7 Možné konfigurace registrů (převzato [5]).........3 (převzato [11]) ....................... 17 obr.......................... 4..........2 Rámec ethernet (převzato [13]) .... 20 obr.3 Blokové schéma vysokorychlostní vysílače (převzato [4]).5 Přidavné prokovy...... 9 obr......................................1 Rozdělení fyzické linkové vrstvy ISO/OSI modelu dle 802............................... 3................................. 1... 12 obr........... 4........................................... 7 obr....1 Nesymetrické mikropáskové vedení................................. 3.................................... 22 obr...................... 1........................................................ 1.. 5................... 2 obr.................................. 7 obr........................................................ 3.....6 Řadič SDRAM paměti Spartan-6 (převzato [5]) ....... 2........ 16 obr..2 Kvazi-TEM aproximace............................................................ 1.................... 1...................................... 10 obr..........................5 Nastavení ukončovacího rozhraní FPGA (převzato [4]) .......... 18 obr..................... 1.....2 Struktura logického bloku .......................... 25 ...... 9 obr............. 20 obr.................. 2.............1 zjednodušené napájecí schéma... 5 obr.....................................................1 Základní struktura FPGA ...8 konektor pro 1000BASE-T (převzato [11]).................. 18 obr.........2 SFP pouzdro . 14 obr. 4........7 Podvrstvy 1000BASE-T rozhraní (převzato [11])...... 22 obr 5.............6 1000BASE-T (převzato [11]) ......................... 11 obr.... 2...viii SEZNAM OBRÁZKŮ obr.4 konektor pro 1000BASE-LX, 1000BASE-SX (převzato [11]).................................................. 3... 1............................................ 3.................... 24 obr... 4....... 2........................... 23 obr.3 Vázané nesymetrické vedení ......4 Ohyb mikropáskového vedení (převzato [2]).....2 Doporučené zapojení lineárního regulátoru (převzato [8]) ... 4.... 5........................................4 Blokové schéma vysokorychlostní přijímače(převzato [4])........................................................ 6 obr......................................... 3 obr....................3 SFP modul pro metalická vedení... 8 obr................3 sériové rozhraní SGMII (převzato [14])....................................................4 SFP modul pro optická vedení ....5 Konektor 1000BASE-CX(převzato [11])...............5 Blokové schéma pro rozvod hodinového signálu pro vysokorychlostní rozhraní(převzato [4]) .

---

---