Vysokorychlostní přepínač dat

| Kategorie: Diplomové, bakalářské práce  |

Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.

Strana 8 z 68

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

.......................................... 25 .........1 Blokové schéma paměti DDR3 (převzato [6]) ................................................................... 1............ 18 obr........................................ 22 obr 5.......... 18 obr.... 2.......3 (převzato [11]) .... 20 obr......... 7 obr. 11 obr......8 konektor pro 1000BASE-T (převzato [11])..........................................4 Blokové schéma vysokorychlostní přijímače(převzato [4]).....3 Blokové schéma vysokorychlostní vysílače (převzato [4]).............................5 Konektor 1000BASE-CX(převzato [11])..6 1000BASE-T (převzato [11]) .................................................................. 14 obr................................ 12 obr...................4 konektor pro 1000BASE-LX, 1000BASE-SX (převzato [11])..........................2 Rámec ethernet (převzato [13]) ............................................ 4...........................................viii SEZNAM OBRÁZKŮ obr...........................2 Doporučené zapojení lineárního regulátoru (převzato [8]) ............... 24 obr. 7 obr...... 5............................ 18 obr................6 Řadič SDRAM paměti Spartan-6 (převzato [5]) .........................................1 zjednodušené napájecí schéma............. 3........................ 8 obr................... 5........................................................................ 13 obr.............. 2......3 SFP modul pro metalická vedení.. 1.................... 3....................................................... 2.................... 3... 4........5 Nastavení ukončovacího rozhraní FPGA (převzato [4]) .. 2........................................... 2.... 4...............1 Základní struktura FPGA ............... 1.................. 1........... 2.2 Struktura logického bloku ............... 3.......................................................... 23 obr... 2........................................... 17 obr....................................................................... 5 obr............................. 2 obr.. 10 obr............1 Rozdělení fyzické linkové vrstvy ISO/OSI modelu dle 802.......7 Možné konfigurace registrů (převzato [5])...........................3 sériové rozhraní SGMII (převzato [14]).............................3 Doporučené zapojení spínaného regulátoru (převzato [9]) ..........................2 SFP pouzdro ......... 1......... 3 obr..................... 9 obr......................................... 20 obr............ 3.......................... 1........ 1.............5 Blokové schéma pro rozvod hodinového signálu pro vysokorychlostní rozhraní(převzato [4]) ............. 4.. 8 obr......... 4.....................4 SFP modul pro optická vedení ...3 Vázané nesymetrické vedení .2 Kvazi-TEM aproximace....................................... 16 obr.......7 Podvrstvy 1000BASE-T rozhraní (převzato [11]).... 21 obr...........................................................5 Přidavné prokovy...... 9 obr................................................ 22 obr.....4 Ohyb mikropáskového vedení (převzato [2]).....................1 Nesymetrické mikropáskové vedení........... 6 obr..... 1...............................................

---

---