Vysokorychlostní přepínač dat

| Kategorie: Diplomové, bakalářské práce  |

Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.

Strana 8 z 68

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

.2 Rámec ethernet (převzato [13]) ............................................. 11 obr............... 1.................1 Nesymetrické mikropáskové vedení................ 8 obr.3 sériové rozhraní SGMII (převzato [14])..... 3.. 3 obr.2 SFP pouzdro ..................................................................................................................................... 22 obr..................................... 2...... 1.....................................................................4 Ohyb mikropáskového vedení (převzato [2])......................... 3.................5 Nastavení ukončovacího rozhraní FPGA (převzato [4]) ................................1 Blokové schéma paměti DDR3 (převzato [6]) ................................................4 Blokové schéma vysokorychlostní přijímače(převzato [4])...... 1......... 3.............. 4...... 20 obr........7 Možné konfigurace registrů (převzato [5])......3 (převzato [11]) ......................... 9 obr.......................... 17 obr..................................6 Řadič SDRAM paměti Spartan-6 (převzato [5]) . 1.3 Vázané nesymetrické vedení ........... 8 obr.....3 SFP modul pro metalická vedení...............4 SFP modul pro optická vedení ............... 4.............. 2.........3 Doporučené zapojení spínaného regulátoru (převzato [9]) .....................5 Přidavné prokovy............1 Rozdělení fyzické linkové vrstvy ISO/OSI modelu dle 802........ 1................. 1.......................... 23 obr.......... 2...................................... 7 obr.....6 1000BASE-T (převzato [11]) ........... 1...................... 12 obr..................... 10 obr........7 Podvrstvy 1000BASE-T rozhraní (převzato [11]).......................................................................................................... 13 obr................. 4......... 2.. 18 obr. 2..............................1 zjednodušené napájecí schéma.. 24 obr.......... 7 obr.........................8 konektor pro 1000BASE-T (převzato [11])............................ 2.................................................5 Konektor 1000BASE-CX(převzato [11])............ 4...........................................................................2 Struktura logického bloku ........... 4................................................2 Kvazi-TEM aproximace.............................................. 6 obr. 5 obr...................................4 konektor pro 1000BASE-LX, 1000BASE-SX (převzato [11])............... 18 obr..... 5.................................... 2..................5 Blokové schéma pro rozvod hodinového signálu pro vysokorychlostní rozhraní(převzato [4]) .................... 18 obr... 3...........................3 Blokové schéma vysokorychlostní vysílače (převzato [4])..........................2 Doporučené zapojení lineárního regulátoru (převzato [8]) ............. 22 obr 5..... 5....... 2 obr..................................viii SEZNAM OBRÁZKŮ obr.... 9 obr...................................... 21 obr..... 3........ 14 obr...............1 Základní struktura FPGA .......... 25 .................................................................. 1..................... 20 obr............... 16 obr........

---

---