Vysokorychlostní přepínač dat

| Kategorie: Diplomové, bakalářské práce  |

Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.

Strana 8 z 68

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

.....................3 sériové rozhraní SGMII (převzato [14])......................1 Nesymetrické mikropáskové vedení...... 3......... 9 obr................ 5....................4 SFP modul pro optická vedení ........................................................ 8 obr. 2.......................... 7 obr........................ 17 obr..... 5.... 2...... 2........... 21 obr............ 4................................ 3........ 4....... 3.......7 Podvrstvy 1000BASE-T rozhraní (převzato [11]).1 zjednodušené napájecí schéma.. 2................ 4. 13 obr............ 25 .............................. 2................... 6 obr...................................................6 Řadič SDRAM paměti Spartan-6 (převzato [5]) ................. 1............................................. 11 obr......................................................................................................5 Konektor 1000BASE-CX(převzato [11]).......... 14 obr.............................................. 5 obr................... 24 obr.........................................3 Doporučené zapojení spínaného regulátoru (převzato [9]) ............................ 1. 18 obr. 1..................... 9 obr......... 2.......................................................... 18 obr............ 3........ 4.........4 konektor pro 1000BASE-LX, 1000BASE-SX (převzato [11]).......................................................... 23 obr.......................................... 10 obr...................1 Základní struktura FPGA ............5 Nastavení ukončovacího rozhraní FPGA (převzato [4]) ............ 2 obr........................7 Možné konfigurace registrů (převzato [5]).4 Ohyb mikropáskového vedení (převzato [2])............ 3.....2 Struktura logického bloku ............................................................1 Blokové schéma paměti DDR3 (převzato [6]) .........viii SEZNAM OBRÁZKŮ obr............ 1............ 18 obr........3 Blokové schéma vysokorychlostní vysílače (převzato [4])........... 8 obr.................................................................2 Doporučené zapojení lineárního regulátoru (převzato [8]) ........................................ 12 obr.......................................... 16 obr.......2 SFP pouzdro ................... 1..2 Kvazi-TEM aproximace......................................3 (převzato [11]) ................8 konektor pro 1000BASE-T (převzato [11])..5 Přidavné prokovy......................................................................................................... 20 obr...............................5 Blokové schéma pro rozvod hodinového signálu pro vysokorychlostní rozhraní(převzato [4]) ... 4....3 Vázané nesymetrické vedení ..................... 20 obr..................................4 Blokové schéma vysokorychlostní přijímače(převzato [4])........ 22 obr 5. 2...........................1 Rozdělení fyzické linkové vrstvy ISO/OSI modelu dle 802................3 SFP modul pro metalická vedení....2 Rámec ethernet (převzato [13]) ..................... 3 obr....... 7 obr....... 1.................................. 22 obr................................................ 1..6 1000BASE-T (převzato [11]) .... 1.......................

---

---