Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.
6. artefakty obraze,
které jen pomalu vytrácejí). Pro
jednoduchost budeme uvažovat, přenosová rychlost obou kanálů stejná rovna
polovině rozdělované přenosové rychlosti..
V současné době již nezanedbatelná část datového toku síti Ethernet tvořena
službami, které vyžadují přenos minimálním zpožděním prakticky nulovou
ztrátovostí rámců (protokoly RTP, RTCP, MMS). Paměť musí
..26
6 JÁDRO PŘEPÍNAČE
obr. Služby závislé těchto protokolech
jsou obvykle velmi citlivé chyby přenosu (např.
Z hlediska vlastního radiového spoje hraje důležitou roli jednak přenosová
rychlost především latence, tj. Tato
doba přímo stanovuje nároky velikost vyrovnávací paměti přijímači. IPTV, VoIP.) výpadek jediného
datového rámce může způsobit problémy interpretací dat (např. doba průchodu datového rámce spojem.1Principiální schéma funkce přepínače
Optimální způsob zpracování dat, která mají být rozdělena dva datové toky a
přenesena dvěma nezávislými spoji, silně závisí povaze přenášených služeb
(protokolů) vlastnostech přenosových kanálů, především jejich latenci. Pokud budeme předpokládat obecný případ,
kdy každý rozdělených datových toků přenášen kanálem předem neznámou a
navíc proměnnou latencí, nutné přijímači určitou dobu uchovávat přijaté datové
rámce, aby mohl být korektně složen datový tok ohledem pořadí rámců)
