Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.
FIFO paměť se
používají uživatelském rozhraní příkazové části datové části pro zařazení fronty
požadavků pro paměť řízení přenosu uživatelských hodin řadiče paměti. Obsahuje také metodu, jak umožnit některým portům vyšší
prioritou častěji přistupovat paměti.2.4).13
obr.
Kombinací těchto šesti portů možné vytvořit požadované uživatelské rozhraní. [5]
V datové části základní hardware obsahuje šest bitových registrů, niž dva jsou
obousměrné zbývající čtyři jednosměrné, ale mohou být kombinovány tak, aby
vytvořily obousměrné porty.6 Řadič SDRAM paměti Spartan-6 (převzato [5])
Řadič obsahuje tři základní typy portu. Příkazy v
FIFO paměti jsou uživatelsky programovatelné mohou nich být uloženy příkazy
jako čtení, zápis, refresh atd. [5]
. Dva jednosměrné pro čtení pro zápis a
jeden obousměrný pro čtení zápis. Pro jednosměrný port příkazová část spárována samostatnou datovou částí
pro čtení, nebo zápis. Naproti tomu pro obousměrný port samostatná příkazová část
sdílena oběma čtení/zápis datovou částí spojena tímto portem. 2. [5]
Rozhodovací blok (arbiter) uvnitř řadiče používá časový slot základě
rozhodovacího mechanismu pro určení, který šesti portů uživatelského rozhraní bude
přistupovat paměti. Šířka
slova pro čtení zápis přirozeně dána vybranou konfigurací. Každý port obsahuje příkazovou část část pro
data. Možná konfigurace portů patrná obrázku (obr
