Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínačedat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový toktvořený ethernetovými rámci na dva toky s polovičním datovým tokem.
2. Přijímač obsahuje obvod
pro obnovení hodinového signálu CDR, který příchozích dat schopen obnovit
hodinový kmitočet. možné použít čtyři
různé hodinové vstupy, mezi kterými možné přepínat vysokorychlostní rozhraní tak
může komunikovat různým základním hodinovým
kmitočtem.(obr.4 Blokové schéma vysokorychlostní přijímače(převzato [4])
Je podstatě sériový-paralelní převodník, převádějící diferenciální sériový bitový tok
do paralelního toku širokého 10, nebo bitů.
Pro správnou funkci vysokorychlostního rozhraní zapotřebí generovat vlastní
hodinový signál. Výstup programovatelný
rozkmit signálu „preemphasis“ umožňující předkreslení signálu pro kompenzaci ztrát
na vedení dalších propojení. [4]
Přijímač:
obr.5)
.11
dynamiku signálu pro synchronizaci. jednotlivým vysokorychlostním rozhraním hodinový signál
možné přivést pomocí vnitřní struktury jediného oscilátoru. 2.
Diferenciální data jsou přijímána přes programovatelný equalizer, který schopen do
jisté míry kompenzovat vysokofrekvenční ztráty vedení. Pro využití vysílače
na nejvyšší přenosové rychlosti 3,125 Gb/s nezbytné, aby šířka portu byla bajty. Pokud není dekodér nutný, možné vypnout tím zlepšit zpoždění. Přijímač obsahuje 8B/10B
dekodér, který obsahuje stavové signály pro indikaci chyb příchozí kontrolní
sekvence. [4]
Vstup přijímače standardu CML obsahuje konfigurovatelné ukončovací
rozhraní, které umožňuje připojení různých standardů.
Výstup FPGA diferenciální signál standardu CML. Šířku paralelního portu možné konfigurovat tak
aby byl bajty široký, skutečná šířka portu pak závisí tom, zda použito
8B/10B kódování šířka portu může být 10, 16, 20, bitů
