|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
Táto práca sa zaoberá možnosťami využitia koncepcie softwarového rádia pre rádioamatérske účely v pásme KV a jej následnej implementácie do vhodne navrhnutého hardwaru. Cieľom je návrh transceiveru schopného pracovať v režimoch AM, FM, SSB, a CW. V rámci teoretického rozboru problematiky sú preskúmané používané architektúry softwarových rádií a ich jednotlivé bloky. Rozbor je zameraný hlavne na analógové časti reťazca, ako sú vstupný a koncový zosilňovač, filtre a prevodníky. Ďalej sú preskúmané algoritmy spracovania signálov pre prijímač aj vysielač v daných režimoch a zostavené ich počítačové modely. Navrhnuté algoritmy sú následne implementované do obvodu FPGA (Virtex-5) na dostupnej vývojovej doske.
1), vstupný signál väčší alebo
rovný nule. Bloková schéma sekvenčného fázového detektora
je Obr. 2. Medzi jeho výhody patrí zvýšený rozsah lepšie
vlastnosti fáze zachytávania sa. prípade syntezátora DDS pre nový fázový inkrement Δ(n)
platí:
(14)
kde Δstart počiatočná hodnota fázové inkrementu, zisk detektoru aktuálna
hodnota čítača. Pri nástupnej hrane signálu výstupe klopného obvodu vygeneruje pulz,
ktorý ovplyvňuje hodnotu nasledujúceho čítača. Keďže jedná princípe digitálny obvod, nie je
citlivý úroveň vstupného signálu.
. Zisk
fázového detektoru tomto prípade koeficient úmernosti pri hodnote čítača, ktorá
upravuje kmitočet VCO. výstup čítača záporný
znamená naopak, kmitočet signálu VCO vyšší ako kmitočet referenčného
signálu. Jeho základom klopné obvody citlivé nástupnú hranu vstupného
signálu. výstup čítača nulový, tak referenčný signál signál VCO frekvenčne
a fázovo synchronizované (pulzy prichádzajú rovnakú dobu vyrušia sa). výstup
čítača kladný, znamená to, jeho nástupné hrany prichádzajú vstup klopného
obvodu častejšie, teda referenčný signál vyšší kmitočet. Takto upravené signály vstupujú klopné
obvody. -1). sekvenčný fázový detektor
[14] (sequential phase detector).53 Bloková schéma sekvenčného fázového detektora. Lokálny VCO následne
zníži kmitočet výstupného signálu úmerne hodnote čítača. Pre
počítačový model bol vybraný variant, ktorý využíva tzv.53
Pri modelovaní obvodu PLL najdôležitejším blokom fázový detektor. Pri pulze klopného obvodu, ktorý
je privedený referenčný signál čítač inkrementuje. bude vstupný signál menší než nula, výstupe komparátora bude nízka
úroveň (napr. Vyššia hodnota zisku fázového detektoru znamená rýchlejšie zachytenie
závesu avšak fáze sledovania hodnota kmitočtu dolaďuje pomalšie.53. výstupe
komparátora bude mať signál vysokú úroveň (napr. možné vykonať zosilnením
signálov ich privedením vhodný rozhodovací obvod (komparátor). 2.
Výstup čítača priamo riadiacim signálom pre dolaďovanie VCO. Naopak pri pulze klopného
obvodu vstupným signálom VCO čítač dekrementuje. Tým vznikne obdĺžnikový signál avšak frekvencia pôvodného
vstupného signálu zostane zachovaná.
Obr. Preto potrebné vstupné signály: referenčný signál signál lokálneho VCO
upraviť, tak aby mali tvar obdĺžnikového signálu
