Cílem tohoto učebního textu je seznámení čtenářů znalých základů výkonové elektroniky a elektrických pohonů s problematikou konstrukce některých řídicích obvodů a čidel používaných v těchto oborech.
Vydal: FEKT VUT Brno
Autor: UVEE - Pavel Vorel, Petr Procházka
Strana 74 z 101
Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.
7.4 eno pro synchronní
galvanicky odd lené buzení dvou tranzistor .
7.2.
Je-li výstupu vnit ního emitorového sledova T1-T2 logická nula, vypnutý -
buzený výkonový tranzistor bude vypnut. Magnetiza proud proto lineárn zanikná ovšem stejnou strmostí, níž
nar stal dob zaponutí. 7. Tranzistor pak ipojuje levý konec primárního vinutí +UCC a
T3 pravý konec zem. Konkrétní zapojení Obr.
promární nap tedy demagnetizaci velikost UCC, ovšem opa nou polaritou než
v dob zaponutí. 7. Demagnetizace primární stran prob hne
prost ednictvím diod D2, pote magnetiza proud zdroje UCC.FEKT Vysokého ení technického Brn
+UCC
ídicí obvod
D1
D2
T1
T2
T3
Obr. Vypínání provádí záporným nap tím. Kondenzátory tedy nabíjejí konstantní nap nezávislé signálu
p enášeného transformátorkem. diodu D15 toto nap ovládá
vstup dvoj inného emitorového sledova buzený tranzistor pak sepnutý kladným
napájecím nap tím.
V dob sepnutí sekundárním vinutí kladné nap tí. Díky tomu smí být ída budicího signálu tohoto budi e
maximáln 0,5 (prakticky spíše mén aby byl demagnetizaci dostatek asu. Zapojení modifikací
p vodní varianty Obr.4 íklad zapojení budi impulsním transformátorkem vhodného pro buzení
tranzistor MOSFET IGBT. Emitor buzeného tranzistoru ipojen
do edu tohoto symetrického napájení. Tak vzniká galvanicky odd lené symetrické napájecí nap tí
pro výstupní dvooj inný emitorový sledova T4.2 Zapojení pro buzení tranzistor MOS-FET IGBT
Na Obr.3 Budi tranzitoru MOSFET varianta stkovým zapojením primární stran
Je-li výstupu vnit ního emitorového sledova T1-T2 ídicího obvodu logická jedni ka
(UCC), dojde sepnutí T3.
Dioda D16 spolu kapacitním C30 C31 tvo špi kový usm ova Zenerovy diody
D17 D18 slouží zabezpe ení definovaného rozložení celkového nap mezi oba
kondenzátory. 7. dob vypnutí sekundární nap záporné, D15 zav rezistor R70
.2. Buzený výkonový tranzistor sekundární stran bude sepnutý
