Cílem tohoto učebního textu je seznámení čtenářů znalých základů výkonové elektroniky a elektrických pohonů s problematikou konstrukce některých řídicích obvodů a čidel používaných v těchto oborech.
Vydal: FEKT VUT Brno
Autor: UVEE - Pavel Vorel, Petr Procházka
Strana 75 z 101
Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.
Následkem toho poklesne napájecí nap pro výstupní emitorový sledova tranzistoru jsou
spínány nedokonale malým ídicím nap tím. dob vypnutí sekundární nap záporné, D15 zav rezistor R70
spolu emitorovým sledova sobí, buzený tranzistor vypnut záporným napájecím
nap tím.ídicí leny elektrických pohonech 75
spolu emitorovým sledova sobí, buzený tranzistor vypnut záporným napájecím
nap tím.4 nastává problém malé budicího signálu. Ten
je pak následn možno ešit nap lým mírným zvýšením rozptylu pulsního
transformátoru e. však sobit komplikace silovém obvodu,
nap íliš velký nadproud zktaru svorek DC/DC pulsním transformátorem. Emitor buzeného tranzistoru ipojen
do edu tohoto symetrického napájení.
. Proto musíme
zajistit ídicích obvodech generujících spínací signál, aby ída nemohla poklesnout pod
ur itou bezpe nou minimální hodnotu. Kondenzátory tedy nabíjejí konstantní nap nezávislé signálu
p enášeného transformátorkem.4 Budi tranzistoru MOSFET nebo IGBT impulsním transformátorkem
Dioda D16 spolu kapacitním C30 C31 tvo špi kový usm ova Zenerovy diody
D17 D18 slouží zabezpe ení definovaného rozložení celkového nap mezi oba
kondenzátory. Tak vzniká galvanicky odd lené symetrické napájecí nap tí
pro výstupní dvooj inný emitorový sledova T4. velmi krátké dob
zapnutí totiž nesta špi kový usm ova D16 dobíjet kondenzátory C30 C31.
Praktická poznámka:
V budi Obr. diodu D15 toto nap ovládá
vstup dvoj inného emitorového sledova buzený tranzistor pak sepnutý kladným
napájecím nap tím.
Obr. 7.
V dob sepnutí sekundárním vinutí kladné nap tí. Tento jev velmi nebezpe ný. 7
