Cílem tohoto učebního textu je seznámení čtenářů znalých základů výkonové elektroniky a elektrických pohonů s problematikou konstrukce některých řídicích obvodů a čidel používaných v těchto oborech.
Vydal: FEKT VUT Brno
Autor: UVEE - Pavel Vorel, Petr Procházka
Strana 55 z 101
Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.
2 Astabilní klopný obvod emi oby ejnými invertory
Na Obr. Nap je
díky uzemn spodního konce kondenzátoru totožné nap tím kondenzátoru uC.2. 6.
4049
+Ucc
R
4049 4049
u1
uvýst
uc
A B
C
t
t
t0
0
0
UCC
UCC
T/2
UCC
2
UCC
2
UCC
2
UCC
2
u1
uc
uvýst
UCC
3
2
UCC
0V
ÚSEK ÚSEK 2
a)
b)
Obr.
6. Dokud tedy
b hem procesu nabíjení nedosáhne hodnoty +UCC/2, setrvává výstup prvního hradla
v logické výstup druhého hradla (bod logické celkový výstup logické 1.4a) astabilní klopný obvod invertory 4049 (výkonová hradla bez hystereze).4 Astabilní klopný obvod výkonovým invertorem bez hystereze CMOS 4049
a) schéma zapojení
b) ležitých veli in
. 6.: Popisované zapojení dosti špatnou odolnost proti rušení díky malé hodnot nap tí
UH.ídicí leny elektrických pohonech 55
Pozn.
Je-li výstup eklopen logické (úsek 1), bod jist nap nulové spodní konec
kondenzátoru tedy uzemn Probíhá tedy exponenciální nabíjení tohoto kondenzátoru
z výstupu nap +UCC) rezistor vod které vyplynou konci popisu, je
po áte hodnota nap kondenzátoru popisovaném „úseku rovna –UCC/2
