|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.
. Poté už
stačí jen dvakrát kliknout test bech knihovně spustí se. Nyní jen táhnutím myši
přidáme kontrolované signály okna Objects okna Wave. Pokud není zobrazeno
okno waves automaticky, tak spustíme menu View Wave.26
BEGIN
i1 operator
PORT MAP (
A A,
A_out A_out,
B B,
B_out B_out,
C_out C_out,
tl1 tl1,
tl2 tl2,
tl3 tl3,
tl4 tl4,
tl5 tl5,
kH kH
);
Clock_GEN PROCESS BEGIN
loop
kH '0'; wait for 500 us;
kH '1'; wait for 500 us;
end loop;
END PROCESS Clock_GEN;
always PRCESS BEGIN
A "1100" ;
B "0011" ;
Wait for 10ms;
tl1 '1'; wait for 1ms; tl1 '0'; wait for 1ms;
tl2 '1'; wait for 1ms; tl2 '0'; wait for 1ms;
tl3 '1'; wait for 1ms; tl3 '0'; wait for 1ms;
tl4 '1'; wait for 1ms; tl4 '0'; wait for 1ms;
tl5 '1'; wait for 1ms; tl5 '0'; wait for 1ms;
END PROCESS always;
END operator_arch;
Ve chvíli jak máme benč připravený, tak uložíme zkompilujeme ho. Teď nezbývá
nic jiného než nastavení délky simulace spuštění
