|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.
Tady nastavíme Generate third-party EDA tool command script for
RTL function simulation také možnost pro gate-level simulation, tím získáme
vygenerovaný soubor pro post-fit simulaci. Zde vybereme
námi stvořenou knihovnu označíme soubory *.vht.2.vho *.all;
ENTITY operator_vhd_tst IS
END operator_vhd_tst;
ARCHITECTURE operator_arch operator_vhd_tst IS
SIGNAL STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL A_out STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL B_out STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL C_out STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL tl1 STD_LOGIC:='0';
SIGNAL tl2 STD_LOGIC:='0';
SIGNAL tl3 STD_LOGIC:='0';
SIGNAL tl4 STD_LOGIC:='0';
SIGNAL tl5 STD_LOGIC:='0';
SIGNAL STD_LOGIC:='0';
COMPONENT operator
PORT (
A std_logic_vector(3 downto 0);
B std_logic_vector(3 downto 0);
tl1, tl2, tl3, tl4, tl5: std_logic;
C_out: out std_logic_vector(3 downto 0);
A_out: out std_logic_vector(3 downto 0);
B_out: out std_logic_vector(3 downto 0);
kH: std_logic
);
END COMPONENT;
.
V menu Processing Start Start Test Bench Template Writer, tím nám
vygeneruje benč. Poté menu File New
-> Library okně, které nám zobrazí vybereme poslední možnost new library and
a logical mapping zadáme název knihovny, které budeme mít soubory pro
simulaci. Potvrdíme pravým
tlačítkem klikneme náš benč knihovně vybereme Edit. Přejdeme nabídky File ->
Change Directory, kde nastavíme cestu našemu projektu.std_logic_1164.
LIBRARY ieee;
USE ieee. Vybereme kategorii Simulation, Jako
prostředek nastavíme ModelSim-Altera.25
5. Nyní nás čeká úprava
vygenerovaného benče napsání vstupních stimulů pro simulaci. To
provedeme nabídce Assignments Settings. Nyní spustíme Modelsim Altera. potvrzení pokračujeme menu Compile Compile. Pro příklad dokládám
zdrojový text benči. Vše potvrdíme. Rozklikneme možnost More EDA Netlist
Writer Settings. Vygenerujeme šablonu
na Test Bench.2 Postupy pro simulace analýzy VHDL konstrukcí
5.1 Funkční simulace
V prvé řadě budeme muset povolit generování souboru pro funkční simulaci. Dále budu používat výraz benč, který vcelku zdomácnělý pojem
