Laboratorní přípravek pro vývoj aplikací obvodů CPLD firmy Altera

| Kategorie: Diplomové, bakalářské práce  | Tento dokument chci!

V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.

Vydal: FEKT VUT Brno Autor: Petr Gajdošík

Strana 35 z 53

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Jak získat tento dokument?






Poznámky redaktora
Tím potlačíme chyby, které nám vyskočí případě, že nemáme připojené nějaké piny návrhu. Poté v okně Tasks rozklikneme položku TimeQuest Timing Analysis dvakrát poklepeme na položku TimeQuest Timing Analyzer.2.7 Průběhy simulace ModelSim Nyní okně Waves můžeme zkontrolovat, jestli nám naše konstrukce opravdu dělá to co má. Otevře se nám okno, kde vybereme naši knihovnu označíme soubor benčem. Poté zaškrtneme možnosti Disable SDF warnings reduce SDF errors warnings. potvrdíme. případě, nedělá tak tímto způsobem lze rychleji dohledat zdroj problému, který VHDL kódu samostatně obtížně hledal, zejména složitějších konstrukcí.3 Statická časová analýza Pro vytvoření statické časové analýzy potřeba provést Place&Route.sdo, který nese informace časových zpožděních.27 Obrázek 5. 5. Klikneme menu Simulate Start Simulation. Tím nám spustí analýza následně zobrazí výpis časových zpoždění naší konstrukce. Nyní nám spustila post fit simulace následující práce totožná benčem.2 POST-FIT Simulace Simulace Post Fit neboli simulace rozmístění podstatě simulace benče do kterého jsou započítány časové prodlevy signálových drah. Nyní v programu TimeQuest okně Tasks spustíme Report Datasheet.vho *. mém případě při provedení post fit simulace pro konstrukci bitovými operacemi časové zpoždění nikterak neprojevilo.sdo, tak můžeme pracovat přímo programu ModelSim. Přejdeme na záložku SDF, kde pomocí tlačítka Add vybereme vygenerovaný soubor časovým zpožděním potvrdíme. Proto taky postup je obdobný benčem tím rozdílem, Post Fit simulace použit ještě vygenerovaný soubor *. vytvoření naší knihovny zkompilování souboru *. Potvrdíme OK. Jelikož jsme benče povolili generování souboru *. 5. Tím nám spustí TimeQuest. Postup následující.2. Budeme dotázáni, jestli chceme vygenerovat SDC soubor souboru QSF.vht jako benče.