|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.
2.7 Průběhy simulace ModelSim
Nyní okně Waves můžeme zkontrolovat, jestli nám naše konstrukce opravdu dělá to
co má.sdo, který nese informace časových zpožděních. Tím nám spustí
analýza následně zobrazí výpis časových zpoždění naší konstrukce. Přejdeme na
záložku SDF, kde pomocí tlačítka Add vybereme vygenerovaný soubor časovým
zpožděním potvrdíme. Postup následující. Nyní
v programu TimeQuest okně Tasks spustíme Report Datasheet.2 POST-FIT Simulace
Simulace Post Fit neboli simulace rozmístění podstatě simulace benče do
kterého jsou započítány časové prodlevy signálových drah. Otevře
se nám okno, kde vybereme naši knihovnu označíme soubor benčem. vytvoření naší knihovny zkompilování souboru
*. Klikneme menu Simulate Start Simulation. Poté zaškrtneme možnosti Disable SDF warnings reduce
SDF errors warnings.sdo, tak můžeme pracovat
přímo programu ModelSim.
.vho *.
5.vht jako benče. potvrdíme.
5.27
Obrázek 5. Potvrdíme OK.3 Statická časová analýza
Pro vytvoření statické časové analýzy potřeba provést Place&Route. Poté
v okně Tasks rozklikneme položku TimeQuest Timing Analysis dvakrát poklepeme na
položku TimeQuest Timing Analyzer. Proto taky postup je
obdobný benčem tím rozdílem, Post Fit simulace použit ještě vygenerovaný
soubor *. Tím potlačíme chyby, které nám vyskočí případě, že
nemáme připojené nějaké piny návrhu. případě, nedělá tak tímto způsobem lze rychleji dohledat zdroj problému,
který VHDL kódu samostatně obtížně hledal, zejména složitějších
konstrukcí. Nyní nám spustila post fit
simulace následující práce totožná benčem.2.
Jelikož jsme benče povolili generování souboru *. Budeme dotázáni,
jestli chceme vygenerovat SDC soubor souboru QSF. Tím nám spustí TimeQuest. mém případě při provedení post fit
simulace pro konstrukci bitovými operacemi časové zpoždění nikterak neprojevilo
