|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.
nalezení toho potřebujeme, se
. Symbol následně vložíme do
schematu. Zkontrolujeme, jestli nemáme zaškrtnuté políčko Insert Symbol As
Block pokud není zaškrtnuté tak potvrdíme OK. tomto případě nebudeme hledat
v položce Project ale položce Libraries. okně projektu
pravým tlačítkem klikneme námi vytvořený soubor vybereme možnost Create
symbol Files For Current File. Pokud je
vše pořádku můžeme pokračovat tvoření schematického bloku. případě, potřebujeme projektu vložit
nějaký další symbol, který patří běžným funkcím jako příklad AND, mnoho
dalších můžeme vybrat knihovny Quartus. okně rozklikneme položku Project, kde vybereme symbol, který jsme před
chvílí vytvořili.20
LIBRARY ieee;
USE ieee.std_logic_1164.std_logic_unsigned. Klikneme schematu pravým tlačítkem zvolíme
Update Symbol Block. Dvojklikem levé tlačítko nyní otevřeme okno názvem
Symbol. dalším kroku
přejdeme vrcholové jednotky. Jelikož celá šablona potřebuje obnovit schematické
symboly všech bloků, provedeme tento krok pro ostatní bloky.ALL;
Entity Counter IS
PORT(
hertz, Smer, Areset: std_logic;
Sreset, Nacteni, Cen: std_logic;
Din: std_logic_vector(3 downto 0);
Count: OUT std_logic_vector(3 downto 0)
);
END Counter;
ARCHITECTURE CountArch Counter IS
SIGNAL CntInt: std_logic_vector(3 downto 0):= "1010";
BEGIN
PROCESS (hertz, Areset) BEGIN
IF Areset '1' THEN
CntInt "0000";
ELSIF (hertz'event AND hertz '1') THEN
IF Sreset '1' THEN
CntInt "0000";
ELSIF Nacteni '1' THEN
CntInt not Din;
ELSIF CEn '1' THEN
IF Smer '1' THEN
CntInt CntInt 1;
ELSE
CntInt CntInt 1;
END IF;
END IF;
END IF;
END PROCESS;
Count not CntInt;
END CountArch;
Když máme vytvořenou konstrukci, tak soubor uložíme provedeme Analýzu a
syntézu, kterou spustíme dvojklikem okně Tasks Analysis Synthesis. Vrátím ještě oknu Symbol.ALL;
USE ieee
