|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
Náplní práce je zmapování obvyklých i méně obvyklých metod detekce signálu v rádiovém kanále, počítačová simulace vybraných metod a implementace vybrané metody do obvodu FPGA
1 C.10: Časový diagram převodníku AD9764 (převzato [15])
Nejkratší přípustná doba aktivního stavu signálu CLOCK 𝑛𝑠. Zapojení jednotlivých
pinů převodníkové desky konektoru VHDCI výroby nastaveno tak, jak popi-
sují tabulky C.4. Připojení obvodu FPGA signálům DATA READY ENCODE zajistí
následující řádky :
46
. časového di-
agramu převodníku dále plyne, mezi aktivními úrovněmi signálů ENCODE a
DATA READY konstatní časová prodleva 𝐷𝑅, typicky ns.3)
DA převodník nese označení AD9764, jedná 14-ti bitový 100 MSps pře-
vodník, lze jej považovat funkční komplement převodníku AD6645.
K těmto pinům nutné připojit obvod FPGA, toho dosáhne pomocí User
Constraint File.Typická hodnota periody signálu ENCODE 12, 𝑛𝑠.2 příloze, pro úpravu systémových hodin jsou důležité zejména
signály DATA READY ENCODE, napojené piny konektoru EXP-IO10_P a
EXP-IO10_N. Zpoždění mezi akvi-
zicí vzorku aktivní úrovní signálu DATA READY pro příslušný vzorek dá
vyjádřit jako
𝑡 𝐷𝐸𝐿𝐴𝑌 12, 45, (5. Uva-
žováním střídy 1:1 dospějeme minimální periodě CLOCK signálu 𝐶𝐿𝑂𝐶𝐾 𝑛𝑠,
tedy maximálnímu kmitočtu 142,857 MHz.
5. UCF soubory popisují rozmístění signálů sběrnic pinech obvodu
FPGA. 5.1 Návrh řízení převodníků
Převodníková deska spojena základní deskou Atlys pomocí VHDCI konek-
toru, který byl účelně vytvořen pro vysokorychlostní aplikace.
Obr
