|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
Táto práca sa zaoberá možnosťami využitia koncepcie softwarového rádia pre rádioamatérske účely v pásme KV a jej následnej implementácie do vhodne navrhnutého hardwaru. Cieľom je návrh transceiveru schopného pracovať v režimoch AM, FM, SSB, a CW. V rámci teoretického rozboru problematiky sú preskúmané používané architektúry softwarových rádií a ich jednotlivé bloky. Rozbor je zameraný hlavne na analógové časti reťazca, ako sú vstupný a koncový zosilňovač, filtre a prevodníky. Ďalej sú preskúmané algoritmy spracovania signálov pre prijímač aj vysielač v daných režimoch a zostavené ich počítačové modely. Navrhnuté algoritmy sú následne implementované do obvodu FPGA (Virtex-5) na dostupnej vývojovej doske.
Pri ich stlačení sa
mení hodnota signálu, ktorý určí hodnotu útlmu riadiacom registri kodeku. Ten obsahuje pole znakov,
teda jednej celej obrazovky displeja.
Druh logiky Použité [-] Dostupné [-] Využitie [%]
Registre 12884 28800 44
LUT 12900 28800 44
Plne využité páry LUT-FF 7933 17851 44
IOB bloky 480 14
Bloková pamäť RAM 45
Globálny rozvod hodinového signálu 15
Bloky DCM 16
Aritmetické bloky DSP48E 97
Tab. 3. Toto pole vyplní znakmi základe aktuálnej
hodnoty riadiacich signálov nastavená modulácia, hodnota parametru modulácie,
hodnota frekvencie poloha kurzoru.
Dve tlačidlá boli použité ovládanie hlasitosti výstupu kodeku. Aktuálna hodnota
hlasitosti zobrazená pomocou bargrafu zloženého ôsmich LED diód. Aby mohli byť zobrazené číselné hodnoty parametrov, bolo
potrebné implementovať prevodník binárneho čísla BCD kódu. Okrem dátových signálov pre zobrazenie dát
tento blok vytvára signály pre riadenie transceiveru hodnota frekvencie, adresné
signály pre multiplexery demultiplexery (nastavenie modulácie), hodnoty parametrov
modulátorov alebo demodulátorov. debouncery). Využitie dostupnej logiky obvode Virtex 5.
.5 Výsledná konfigurácia obvodu FPGA
Celková konfigurácia obvodu FPGA pre funkciu transceiveru bola vytvorená ako
schematický top-level modul prostredí ISE. rámci schémy boli vhodne poprepájané
jednotlivé funkčné bloky, zapojené boli všetky potrebné vstupné výstupné signály
(pripojenie piny FPGA, definícia súbore UCF). pripojení napájania obvod FPGA automaticky nakonfiguruje podľa dát
uložených pamäti FLASH (rozhranie BPI Byte Peripheral Interface). zmene
niektorého týchto signálov nastane aktualizácia poľa znakov následne ich odoslanie
do ovládača displeja. Blok zachytáva stlačenie tlačidiel navigačného
kríža základe stavového automatu mení hodnoty riadiacich signálov.
3.78
Dáta pre displej riadi špeciálny blok (Obr. Celkovú schému zapojenia je
možné nájsť prílohe.
3 uvedený prehľad využitia jednotlivých častí obvodu FPGA pri implementácii
transceiveru. Signály tlačidiel prechádzajú cez bloky, ktoré odstránia
prípadné zákmity (tzv. tabuľke Tab. Použitý bol
sekvenčný prevodník, ktorý využíva posuvný register sčítavanie, preto nie je
náročný hardwarové prostriedky [20].18). Keďže logické bunky použitého obvodu FPGA typu SRAM,
konfiguračný súbor bol naprogramovaný pamäte typu FLASH umiestenej doske
Genesys. Tieto signály aktualizujú pri stlačení tlačidiel
v rámci stavového automatu. Táto
funkcia implementovaná rámci riadiaceho bloku kodeku
