|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
Táto práca sa zaoberá možnosťami využitia koncepcie softwarového rádia pre rádioamatérske účely v pásme KV a jej následnej implementácie do vhodne navrhnutého hardwaru. Cieľom je návrh transceiveru schopného pracovať v režimoch AM, FM, SSB, a CW. V rámci teoretického rozboru problematiky sú preskúmané používané architektúry softwarových rádií a ich jednotlivé bloky. Rozbor je zameraný hlavne na analógové časti reťazca, ako sú vstupný a koncový zosilňovač, filtre a prevodníky. Ďalej sú preskúmané algoritmy spracovania signálov pre prijímač aj vysielač v daných režimoch a zostavené ich počítačové modely. Navrhnuté algoritmy sú následne implementované do obvodu FPGA (Virtex-5) na dostupnej vývojovej doske.
Tento súbor
sa následne naprogramuje cieľového obvodu.2. Kód programu následne preložený počas procesu syntézy zapojenia
registrovej logiky tzv.
Prostredie ISE umožňuje taktiež popis logických funkcií pomocou schematického
zapojenia. RTL schéma (Register Transfer Logic). Simulácia prebieha tzv. Okrem toho vyhodnotené časové parametre výsledného zapojenia
(maximálny pracovný kmitočet, latencia obvodu), využitie plochy obvodu, tj.
Okrem spracovania signálov jedná vytváranie rôznej kontrolnej logiky, stavových
automatov, rozhraní komunikačných zberníc podobne. Tieto podmienky sa
zadávajú podobe tzv.2 Prostredie ISE Project Navigator
Prostredie ISE Project Navigator slúži všeobecný vývoj aplikácií pre logické obvody. Schematický popis môže byť často krát
prehľadnejší avšak jeho použitie nie také univerzálne ako prípade VHDL kódu. Firma Xilinx tento účel vytvorila
program iMPACT, ktorý využíva JTAG rozhranie.
všeobecných logických buniek (LUT) špecializovaných blokov (IP cores), tiež
výkonové parametre (spotrebovaný výkon, odoberaný prúd). Pre grafické
alebo dodatočné spracovanie výstupov simulácie možné využiť ich zápis do
textového dátového súboru. Posledným krokom je
vytvorenie konfiguračného súboru, ktorý obsahuje výsledný popis obvodu. RTL schéma všeobecný popis logickej
funkcie, ktorý ešte neberie úvahy hardware pre realizáciu. Schéma RTL zobrazí
zapojenie vytvorených logických funkcií pomocou štandardných logických blokov ako
sú klopné obvody, hradlá alebo registre. Proces implementácie kóde
vyhľadáva často opakované úseky kódu snaží ich nahradiť optimalizovanými
blokmi. Údaje dajú potom spracovať napríklad programe
Matlab. Pri vývoji však bol použitý program
od výrobcu dosky Digilent Adept, ktorý vývojovej doske pripája cez USB (doska
obsahuje prevodník USB-JTAG). Základným spôsobom
vytvárania popisu logického obvodu štrukturálny popis jazyku VHDL alebo
Verilog. Takými blokmi napríklad čítače, úseky pamäte, aritmetické operácie
(sčítačka, násobička) alebo multiplexery. Informácie
o úspešnosti ich splnenia dokončení implementácie uvedené súhrne (Design
Summary). tieto bloky prítomné priamo
v hardware, snaží ich využiť.64
3.
Podobne ako System Generator, prostredí ISE možné vytvorenú logickú funkciu
odsimulovať. zadanie pracovnej frekvencie. testbench, virtuálna testovacia aplikácia,
v rámci ktorej užívateľ môže definovať správanie vstupných signálov (stimulov)
a následne sledovať výstupné signály alebo vnútorné signály blokov. Jednotlivé bloky popísané vlastným VHDL kódom, pomocou schémy sú
pospájané len ich vstupy výstupy.
. UCF súboru (User Constraits File). Ten vstúpi hry pri
implementácii dizajnu, ktorá skladá mapovania, umiestnenia pospájania logických
blokov obvode FPGA (map, place and route). Okrem určenia polohy
vstupných výstupných pinov môže ísť napr. návrhu treba zahrnúť obmedzujúce podmienky
dané obvodom, ktorého logická funkcia bude implementovať.
Kompilátor pri vytváraní zapojenia snaží splniť zadané podmienky
