Cílem tohoto učebního textu je seznámení čtenářů znalých základů výkonové elektroniky a elektrických pohonů s problematikou konstrukce některých řídicích obvodů a čidel používaných v těchto oborech.
Vydal: FEKT VUT Brno
Autor: UVEE - Pavel Vorel, Petr Procházka
Strana 64 z 101
Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.
6.10 Astabilní klopný obvod oby ejnými invertory
Na Obr.FEKT Vysokého ení technického Brn
74047404
R
R R
R
C1 C2
Q Q/
Obr. 6. Tím sepne vybíjecí tranzistor T2, který rychle vybije kondenzátor C.22)
Tímto proudem nabíjí kondenzátor takže nap roste ase lineárn se
strmostí:
CR
VU
C
I
t
u
E
ZD 6,0−
=
=
∆
∆
(6.
Doba (vzestupná fáze pily, viz Obr.11a) zapojení generátoru pily obdélníkového signálu využívající zdroj
konstantního proudu bipolárním tranzistorem T1. 6.
Tento proces trvá itou nenulovou dobu hem musí být tranzistor stále sepnutý –
tedy komparátor stále eklopen logické Toho dosáhne použitím dynamické
hystereze prvky CZV R3.24)
.23)
Dosáhne-li toto nap referen hodnoty nastavené R1-R2, eklopí komparátor
do logické jedni ky.23):
VU
CR
RR
R
U
t
u
U
t
ZD
E
CC
REF
6,021
2
1
−+
=
∆
∆
= (6. Velikost proudu tohoto zdroje je:
E
ZD
R
VU
I
6,0−
= (6.11b) ibližn odpovídající period signálu je
s využitím (6
