Cílem tohoto učebního textu je seznámení čtenářů znalých základů výkonové elektroniky a elektrických pohonů s problematikou konstrukce některých řídicích obvodů a čidel používaných v těchto oborech.
Vydal: FEKT VUT Brno
Autor: UVEE - Pavel Vorel, Petr Procházka
Strana 50 z 101
Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.
5. Výstupní impuls skon jakmile kondenzátor nabije
na polovinu UCC. Pull-down rezistor pak zajiš uje, aby spodní vstup
hradla byl spolehliv logické nule.2 „Nevratné eklopení“ hradla
Na Obr.
5. Kondenzátor tedy tomto kávacím
stavu vybitý (na jeho levém pravém konci stejné nap UCC).
Dokud výstupní impuls logické trvá, ivádí vstupního hradla NOR, tedy když
spoušt impuls již skon il, stále nulové levý konec kondenzátoru stává stále
uzemn (Situace, kdy spoušt impuls kratší než výstupní, vid Obr. Pokud
se vrátí nuly, nemá již žádný vliv. Proto jeho výstupu ustáleném stavu nulové
nap u2. +UCC), 0
(negovaný logický sou 0). Ovšem první hradlo eklopí UCC (uA) tehdy, jakmile zanikne
spošt impuls logické Teprve pak kondenzátor vybije obvod tím ocitne t
v ustáleném kávacím stavu.: Monostabilní klopný obvod podobném principu lze zkonstruovat hradel NAND. (Situace, kdy spoušt impuls delší než výstupní, vid t
v Obr.FEKT Vysokého ení technického Brn
Ustálený (vy kávací) stav:
V ustáleném stavu nap vždy rovno +UCC (nezávisle stavu tedy ani stavu u1). Dokud vstup
u1 nulový, výstup hradla také nule.16 lze použít i
konstrukci jednorázových blokovacích ochran. Doba kyvu ibližn
odpovídá asové konstant RC. Myšlenek principu Obr. 5.
Pokud spoušt impuls logické trval naopak déle, než doba trvání výstupního
impulsu, také emu nevadí.
V obou ípadech hodnoty (tedy +UCC) ustáleném stavu totiž kondenzátor jeví
jako rozpojený obvod, rezistor tedy nete žádný proud (vstupy hradel jsou relativn
vysokoohmové) celé nap UCC tak ocitá vstupu druhého hradla (uB=UCC).10. pracuje
díky spojeným vstup jako invertor. 5. Pak uA
ur UCC (negovaný logický sou 1). Dokud
nedosáhne nap kondenzátoru poloviny UCC, vnímá druhé CMOS hradlo (invertor)
jako logickou nulu svém výstupu dává tedy logickou jednoi ku. 5.: Myšlenku použití diody podobnému elu lze aplikovat hradla AND. Tak vygeneruje obvod
na výstupu jednorázový impuls logické trvající okamžiku íchodu logické vstup
(u1) doby, než kondenzátor nabije nuly polovinu UCC (uB).15b), uB).) Pokud tedy hem trvání výstupního impulsu išly další spoušt cí
impulsy, obvod nereaguje.15b) druhém impulsu. íchodu logické horní vstup výstup
p eklopí také logické jedni ky, která diodu objeví dolním vstupu hradla.
.15b)
p prvním impulsu.
Aby byl obvod ipraven pro vygenerování impulsu, musí být nap nulové. Druhý (spodní) vstup totiž zajištuje, obvod
z stane nevratn trvale eklopen logické jedni ky. Levý konec kondenzátoru tedy uzemní zapo ne
jeho exponeciální nabíjení rezistor zdroje UCC (viz Obr.
Vygenerování impulsu:
Jakmile ídicím vstupu objeví signál logická jedni (tj. Reset obvodu lze provést jedin
vypnutím nový zapnutím napájecího nap tí.)
Pozn. 5.
Pozn.16 myšlenka použití diody tné vazb logického hradla OR
