Cílem tohoto učebního textu je seznámení čtenářů znalých základů výkonové elektroniky a elektrických pohonů s problematikou konstrukce některých řídicích obvodů a čidel používaných v těchto oborech.
Vydal: FEKT VUT Brno
Autor: UVEE - Pavel Vorel, Petr Procházka
Strana 50 z 101
Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.
)
Pozn. Pokud
se vrátí nuly, nemá již žádný vliv.15b)
p prvním impulsu.
Pozn. íchodu logické horní vstup výstup
p eklopí také logické jedni ky, která diodu objeví dolním vstupu hradla. Myšlenek principu Obr.
V obou ípadech hodnoty (tedy +UCC) ustáleném stavu totiž kondenzátor jeví
jako rozpojený obvod, rezistor tedy nete žádný proud (vstupy hradel jsou relativn
vysokoohmové) celé nap UCC tak ocitá vstupu druhého hradla (uB=UCC).
Aby byl obvod ipraven pro vygenerování impulsu, musí být nap nulové.
Vygenerování impulsu:
Jakmile ídicím vstupu objeví signál logická jedni (tj. (Situace, kdy spoušt impuls delší než výstupní, vid t
v Obr. Ovšem první hradlo eklopí UCC (uA) tehdy, jakmile zanikne
spošt impuls logické Teprve pak kondenzátor vybije obvod tím ocitne t
v ustáleném kávacím stavu.
5.16 myšlenka použití diody tné vazb logického hradla OR.10. Pull-down rezistor pak zajiš uje, aby spodní vstup
hradla byl spolehliv logické nule. 5.: Monostabilní klopný obvod podobném principu lze zkonstruovat hradel NAND.16 lze použít i
konstrukci jednorázových blokovacích ochran.
Pokud spoušt impuls logické trval naopak déle, než doba trvání výstupního
impulsu, také emu nevadí.15b), uB).FEKT Vysokého ení technického Brn
Ustálený (vy kávací) stav:
V ustáleném stavu nap vždy rovno +UCC (nezávisle stavu tedy ani stavu u1). +UCC), 0
(negovaný logický sou 0). Pak uA
ur UCC (negovaný logický sou 1).
Dokud výstupní impuls logické trvá, ivádí vstupního hradla NOR, tedy když
spoušt impuls již skon il, stále nulové levý konec kondenzátoru stává stále
uzemn (Situace, kdy spoušt impuls kratší než výstupní, vid Obr. Levý konec kondenzátoru tedy uzemní zapo ne
jeho exponeciální nabíjení rezistor zdroje UCC (viz Obr. Dokud vstup
u1 nulový, výstup hradla také nule. Dokud
nedosáhne nap kondenzátoru poloviny UCC, vnímá druhé CMOS hradlo (invertor)
jako logickou nulu svém výstupu dává tedy logickou jednoi ku.
. Doba kyvu ibližn
odpovídá asové konstant RC. 5. Proto jeho výstupu ustáleném stavu nulové
nap u2. Druhý (spodní) vstup totiž zajištuje, obvod
z stane nevratn trvale eklopen logické jedni ky. Kondenzátor tedy tomto kávacím
stavu vybitý (na jeho levém pravém konci stejné nap UCC). pracuje
díky spojeným vstup jako invertor. Reset obvodu lze provést jedin
vypnutím nový zapnutím napájecího nap tí. Výstupní impuls skon jakmile kondenzátor nabije
na polovinu UCC.: Myšlenku použití diody podobnému elu lze aplikovat hradla AND. 5.15b) druhém impulsu.2 „Nevratné eklopení“ hradla
Na Obr. 5. Tak vygeneruje obvod
na výstupu jednorázový impuls logické trvající okamžiku íchodu logické vstup
(u1) doby, než kondenzátor nabije nuly polovinu UCC (uB). 5.) Pokud tedy hem trvání výstupního impulsu išly další spoušt cí
impulsy, obvod nereaguje
