Cílem tohoto učebního textu je seznámení čtenářů znalých základů výkonové elektroniky a elektrických pohonů s problematikou konstrukce některých řídicích obvodů a čidel používaných v těchto oborech.
Vydal: FEKT VUT Brno
Autor: UVEE - Pavel Vorel, Petr Procházka
Strana 50 z 101
Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.
15b), uB).
Pokud spoušt impuls logické trval naopak déle, než doba trvání výstupního
impulsu, také emu nevadí. 5. Pull-down rezistor pak zajiš uje, aby spodní vstup
hradla byl spolehliv logické nule. íchodu logické horní vstup výstup
p eklopí také logické jedni ky, která diodu objeví dolním vstupu hradla.16 lze použít i
konstrukci jednorázových blokovacích ochran.2 „Nevratné eklopení“ hradla
Na Obr.15b) druhém impulsu. Dokud
nedosáhne nap kondenzátoru poloviny UCC, vnímá druhé CMOS hradlo (invertor)
jako logickou nulu svém výstupu dává tedy logickou jednoi ku. 5. +UCC), 0
(negovaný logický sou 0). Ovšem první hradlo eklopí UCC (uA) tehdy, jakmile zanikne
spošt impuls logické Teprve pak kondenzátor vybije obvod tím ocitne t
v ustáleném kávacím stavu.
Dokud výstupní impuls logické trvá, ivádí vstupního hradla NOR, tedy když
spoušt impuls již skon il, stále nulové levý konec kondenzátoru stává stále
uzemn (Situace, kdy spoušt impuls kratší než výstupní, vid Obr. Pokud
se vrátí nuly, nemá již žádný vliv. Kondenzátor tedy tomto kávacím
stavu vybitý (na jeho levém pravém konci stejné nap UCC). 5. Doba kyvu ibližn
odpovídá asové konstant RC. (Situace, kdy spoušt impuls delší než výstupní, vid t
v Obr.10.
V obou ípadech hodnoty (tedy +UCC) ustáleném stavu totiž kondenzátor jeví
jako rozpojený obvod, rezistor tedy nete žádný proud (vstupy hradel jsou relativn
vysokoohmové) celé nap UCC tak ocitá vstupu druhého hradla (uB=UCC).FEKT Vysokého ení technického Brn
Ustálený (vy kávací) stav:
V ustáleném stavu nap vždy rovno +UCC (nezávisle stavu tedy ani stavu u1). Proto jeho výstupu ustáleném stavu nulové
nap u2. pracuje
díky spojeným vstup jako invertor. Dokud vstup
u1 nulový, výstup hradla také nule.15b)
p prvním impulsu.16 myšlenka použití diody tné vazb logického hradla OR.
Aby byl obvod ipraven pro vygenerování impulsu, musí být nap nulové.: Monostabilní klopný obvod podobném principu lze zkonstruovat hradel NAND.)
Pozn. Reset obvodu lze provést jedin
vypnutím nový zapnutím napájecího nap tí. 5. 5. Myšlenek principu Obr.: Myšlenku použití diody podobnému elu lze aplikovat hradla AND.
.
Pozn. Druhý (spodní) vstup totiž zajištuje, obvod
z stane nevratn trvale eklopen logické jedni ky. Pak uA
ur UCC (negovaný logický sou 1). Tak vygeneruje obvod
na výstupu jednorázový impuls logické trvající okamžiku íchodu logické vstup
(u1) doby, než kondenzátor nabije nuly polovinu UCC (uB).
Vygenerování impulsu:
Jakmile ídicím vstupu objeví signál logická jedni (tj.) Pokud tedy hem trvání výstupního impulsu išly další spoušt cí
impulsy, obvod nereaguje. Výstupní impuls skon jakmile kondenzátor nabije
na polovinu UCC. Levý konec kondenzátoru tedy uzemní zapo ne
jeho exponeciální nabíjení rezistor zdroje UCC (viz Obr.
5
