Laboratorní přípravek pro vývoj aplikací obvodů CPLD firmy Altera

| Kategorie: Diplomové, bakalářské práce  | Tento dokument chci!

V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.

Strana 8 z 53

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

.....................................................................3 Obrázek 1.24 Obrázek 5..........................8 Obrázek 3...............1 Schematická vrcholová jednotka šablony..............................................................11 Obrázek 3............................................1 Struktura makrobuňky obvodů SPLD typu PAL (převzato [1]) .....2 Obrázek 1.......5 Zapojení oscilátorů.9 TimeQuest nastavení cest pro analýzu ............................................3 Struktura obvodů CPLD (převzato [2]).............15 Obrázek 4..................................6 JTAG SVF Player.......9 Zapojení displeje .........................2 Zapojení stabilizátorů ...................................18 Obrázek 5................2 BOTTOM vrstva navržené desky.......................8 Zapojení LED diod....22 Obrázek 5......................................14 Obrázek 3.................16 Obrázek 4.............29 ...........23 Obrázek 5.................5 Generování SVF souboru.......17 Obrázek 5..............viii SEZNAM OBRÁZKŮ Obrázek 1.................................27 Obrázek 5..........................5 Obrázek 2....4 Struktura FPGA (převzato [2]).........................................12 Obrázek 3.1 TOP vrstva navržené desky........................................................11 Obrázek 3................................................................................................................4 Přiřazení vývodů Assignment Editoru..................................................................................28 Obrázek 5................................................................4 BOTTOM vrstva osazené desky .............................17 Obrázek 4................................1 Blokové schema přípravku..................................................................................................................16 Obrázek 4...........21 Obrázek 5..................................7 Zapojení tlačítek...................9 Obrázek 3......................2 Základní princip obvodů PAL (převzato [2])........3 Přiřazení vývodů přes Pin Planner .....................10 Obrázek 3.................................................10 Obrázek 3...............................................4 Obrázek 1..................13 Obrázek 3...................7 Průběhy simulace ModelSim .2 Připojení více zdrojů sběrnice ..........................6 Zapojení přepínačů ................................................24 Obrázek 5................................4 Katalogové zapojení oscilátoru (převzato [5]) ...................................................3 Zapojení programování......................................................28 Obrázek 5.........................8 TimeQuest Zobrazení výsledků spuštění Report Data...........................3 TOP vrstva osazené desky ...........................10 Quartus zobrazení výsledků analýzy .................1 Zapojení programátoru PRESTO (převzato [4]) ........................

---

---