Laboratorní přípravek pro vývoj aplikací obvodů CPLD firmy Altera

| Kategorie: Diplomové, bakalářské práce  | Tento dokument chci!

V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.

Strana 8 z 53

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

.24 Obrázek 5......8 Obrázek 3......3 Struktura obvodů CPLD (převzato [2]).......22 Obrázek 5....1 Zapojení programátoru PRESTO (převzato [4]) ...10 Quartus zobrazení výsledků analýzy ...................................9 Obrázek 3.............6 Zapojení přepínačů ........................................................................................................................2 Připojení více zdrojů sběrnice ...............3 Přiřazení vývodů přes Pin Planner .......8 Zapojení LED diod............28 Obrázek 5..1 TOP vrstva navržené desky..............................12 Obrázek 3.........15 Obrázek 4...................................................17 Obrázek 4............................................................................................................2 BOTTOM vrstva navržené desky.............23 Obrázek 5................9 Zapojení displeje ......................................4 Obrázek 1.......................27 Obrázek 5..................................17 Obrázek 5.......................................................................................................24 Obrázek 5......7 Průběhy simulace ModelSim .....................................................................18 Obrázek 5.4 Struktura FPGA (převzato [2]).............1 Blokové schema přípravku........................6 JTAG SVF Player...............5 Obrázek 2.......................................................................................11 Obrázek 3................10 Obrázek 3.....2 Základní princip obvodů PAL (převzato [2]).........4 Přiřazení vývodů Assignment Editoru................................................................5 Generování SVF souboru...........................................................................................................................................................29 .........................2 Zapojení stabilizátorů ......................5 Zapojení oscilátorů......................11 Obrázek 3..................................3 Obrázek 1................................................viii SEZNAM OBRÁZKŮ Obrázek 1..10 Obrázek 3...........13 Obrázek 3.............7 Zapojení tlačítek.........................14 Obrázek 3..................1 Struktura makrobuňky obvodů SPLD typu PAL (převzato [1]) ...................................8 TimeQuest Zobrazení výsledků spuštění Report Data...................................................................................16 Obrázek 4...............16 Obrázek 4.....................4 BOTTOM vrstva osazené desky ....................................9 TimeQuest nastavení cest pro analýzu ..................2 Obrázek 1.........................21 Obrázek 5...............................................1 Schematická vrcholová jednotka šablony..................................................3 TOP vrstva osazené desky .28 Obrázek 5........4 Katalogové zapojení oscilátoru (převzato [5]) .............3 Zapojení programování..............................

---

---