Laboratorní přípravek pro vývoj aplikací obvodů CPLD firmy Altera

| Kategorie: Diplomové, bakalářské práce  | Tento dokument chci!

V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.

Strana 8 z 53

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

.9 Zapojení displeje .............10 Obrázek 3...........18 Obrázek 5................................9 Obrázek 3.........1 Blokové schema přípravku........2 BOTTOM vrstva navržené desky.....22 Obrázek 5.........2 Připojení více zdrojů sběrnice ................................................................................16 Obrázek 4.............................................6 Zapojení přepínačů ......7 Zapojení tlačítek........................................................................................4 Struktura FPGA (převzato [2])...............................................................15 Obrázek 4.viii SEZNAM OBRÁZKŮ Obrázek 1....................1 Schematická vrcholová jednotka šablony...........5 Obrázek 2.....................................29 .................11 Obrázek 3.............10 Quartus zobrazení výsledků analýzy ..................23 Obrázek 5.............................3 TOP vrstva osazené desky .....13 Obrázek 3..................................10 Obrázek 3...............24 Obrázek 5..................................................4 Katalogové zapojení oscilátoru (převzato [5]) ..........................................................................5 Zapojení oscilátorů................................................................3 Struktura obvodů CPLD (převzato [2])......................................2 Základní princip obvodů PAL (převzato [2]).................................................5 Generování SVF souboru..........................4 Obrázek 1...........................................8 Zapojení LED diod...........................................................................................................................8 Obrázek 3..28 Obrázek 5.28 Obrázek 5.....4 BOTTOM vrstva osazené desky ...........................................1 Zapojení programátoru PRESTO (převzato [4]) ........3 Obrázek 1..1 Struktura makrobuňky obvodů SPLD typu PAL (převzato [1]) ....................................................17 Obrázek 5..............8 TimeQuest Zobrazení výsledků spuštění Report Data.............................9 TimeQuest nastavení cest pro analýzu .....2 Obrázek 1.............................................................................2 Zapojení stabilizátorů ..............................................................3 Přiřazení vývodů přes Pin Planner ............................11 Obrázek 3.....................6 JTAG SVF Player........21 Obrázek 5............16 Obrázek 4.....14 Obrázek 3......................................................................17 Obrázek 4.........................27 Obrázek 5....................................................3 Zapojení programování...7 Průběhy simulace ModelSim ........................................................12 Obrázek 3..........................4 Přiřazení vývodů Assignment Editoru........24 Obrázek 5...................1 TOP vrstva navržené desky....................................................

---

---