Laboratorní přípravek pro vývoj aplikací obvodů CPLD firmy Altera

| Kategorie: Diplomové, bakalářské práce  | Tento dokument chci!

V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.

Strana 8 z 53

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

.....1 TOP vrstva navržené desky............7 Zapojení tlačítek.......................................16 Obrázek 4................................................................27 Obrázek 5.........................................................................................................2 Připojení více zdrojů sběrnice ...............................................4 Obrázek 1.......................................22 Obrázek 5..28 Obrázek 5...............1 Blokové schema přípravku.....10 Obrázek 3...10 Obrázek 3......................................................................................1 Struktura makrobuňky obvodů SPLD typu PAL (převzato [1]) .........13 Obrázek 3...............8 TimeQuest Zobrazení výsledků spuštění Report Data.....1 Zapojení programátoru PRESTO (převzato [4]) ......................3 Struktura obvodů CPLD (převzato [2]).................2 Základní princip obvodů PAL (převzato [2]).............................................4 BOTTOM vrstva osazené desky ......................................................................................9 TimeQuest nastavení cest pro analýzu ..........................................4 Přiřazení vývodů Assignment Editoru..............................8 Obrázek 3.........................8 Zapojení LED diod..............9 Obrázek 3............3 Obrázek 1.......2 Zapojení stabilizátorů .................................4 Struktura FPGA (převzato [2])................11 Obrázek 3........28 Obrázek 5........11 Obrázek 3.....................................................................................2 BOTTOM vrstva navržené desky.................7 Průběhy simulace ModelSim .....................5 Obrázek 2....6 JTAG SVF Player..........................18 Obrázek 5.......................1 Schematická vrcholová jednotka šablony......................16 Obrázek 4.....12 Obrázek 3.....................................17 Obrázek 5.....3 Přiřazení vývodů přes Pin Planner ..24 Obrázek 5..........................9 Zapojení displeje ...........................................................4 Katalogové zapojení oscilátoru (převzato [5]) ........................................2 Obrázek 1...........................................6 Zapojení přepínačů ....................5 Zapojení oscilátorů......................5 Generování SVF souboru.....................................................24 Obrázek 5..............................................................viii SEZNAM OBRÁZKŮ Obrázek 1....................................14 Obrázek 3..............21 Obrázek 5..................3 TOP vrstva osazené desky ....................29 ...........15 Obrázek 4..........10 Quartus zobrazení výsledků analýzy ......................................................3 Zapojení programování...........................................................................................................................................17 Obrázek 4.23 Obrázek 5...............................

---

---