Laboratorní přípravek pro vývoj aplikací obvodů CPLD firmy Altera

| Kategorie: Diplomové, bakalářské práce  | Tento dokument chci!

V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.

Strana 8 z 53

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

................1 Blokové schema přípravku...................................................5 Obrázek 2..................3 TOP vrstva osazené desky ..................5 Zapojení oscilátorů....................2 BOTTOM vrstva navržené desky......27 Obrázek 5................................12 Obrázek 3.............................7 Průběhy simulace ModelSim ....................28 Obrázek 5.................................................................4 Struktura FPGA (převzato [2])..............................8 TimeQuest Zobrazení výsledků spuštění Report Data...............9 TimeQuest nastavení cest pro analýzu ..................14 Obrázek 3.............2 Základní princip obvodů PAL (převzato [2])........................................................................................10 Obrázek 3..........9 Obrázek 3........................................................1 Struktura makrobuňky obvodů SPLD typu PAL (převzato [1]) .........................................................10 Obrázek 3...........4 Obrázek 1.....................1 Schematická vrcholová jednotka šablony.................17 Obrázek 5........................29 ..........................................15 Obrázek 4......................................................17 Obrázek 4......................................................1 Zapojení programátoru PRESTO (převzato [4]) ...................................23 Obrázek 5...............................7 Zapojení tlačítek...........21 Obrázek 5.......................................16 Obrázek 4........................viii SEZNAM OBRÁZKŮ Obrázek 1.........................................2 Připojení více zdrojů sběrnice ...........1 TOP vrstva navržené desky..........................................................11 Obrázek 3......................................................................................................................................................................2 Zapojení stabilizátorů .2 Obrázek 1............................28 Obrázek 5...........................................8 Zapojení LED diod..5 Generování SVF souboru.........................................................3 Struktura obvodů CPLD (převzato [2]).....4 BOTTOM vrstva osazené desky ......................8 Obrázek 3.........24 Obrázek 5...................6 JTAG SVF Player........16 Obrázek 4....3 Zapojení programování.....6 Zapojení přepínačů ......24 Obrázek 5........................9 Zapojení displeje ..................................................10 Quartus zobrazení výsledků analýzy ..................................................4 Katalogové zapojení oscilátoru (převzato [5]) ..................22 Obrázek 5...................................18 Obrázek 5........................3 Obrázek 1...........13 Obrázek 3.........................4 Přiřazení vývodů Assignment Editoru..................11 Obrázek 3...............3 Přiřazení vývodů přes Pin Planner ..........................................

---

---