Laboratorní přípravek pro vývoj aplikací obvodů CPLD firmy Altera

| Kategorie: Diplomové, bakalářské práce  | Tento dokument chci!

V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.

Strana 53 z 53

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

std_logic_1164.std_logic_unsigned.6 Čítač zdrojový kód LIBRARY ieee; USE ieee.ALL; Entity Counter IS PORT(hertz, Smer, Areset, Sreset, Nacteni, CEn:IN std_logic; Din: std_logic_vector(3 downto 0); Count: OUT std_logic_vector(3 downto 0) ); END Counter; ARCHITECTURE CountArch Counter IS SIGNAL CntInt: std_logic_vector(3 downto 0):= "1010"; BEGIN PROCESS (hertz, Areset) BEGIN IF Areset '1' THEN CntInt "0000"; ELSIF (hertz'event AND hertz '1') THEN IF Sreset '1' THEN CntInt "0000"; ELSIF Nacteni '1' THEN CntInt not Din; ELSIF CEn '1' THEN IF Smer '1' THEN CntInt CntInt 1; ELSE CntInt CntInt 1; END IF; END IF; END IF; END PROCESS; Count not CntInt; END CountArch; .ALL; USE ieee.45 B

---

---