|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.
ALL;
use IEEE.42
B.STD_LOGIC_UNSIGNED.ALL;
use IEEE.ALL;
ENTITY operator IS
PORT(
A std_logic_vector(3 downto 0);
B std_logic_vector(3 downto 0);
tl1: std_logic;
tl2: std_logic;
tl3: std_logic;
tl4: std_logic;
tl5: std_logic;
C_out: out std_logic_vector(3 downto 0);
A_out: out std_logic_vector(3 downto 0);
B_out: out std_logic_vector(3 downto 0);
khertz: std_logic
);
END operator;
ARCHITECTURE Behavioral operator IS
SIGNAL std_logic_vector(3 downto 0):="0000";
SIGNAL A_in: std_logic_vector(3 downto 0):="0000";
SIGNAL B_in: std_logic_vector(3 downto 0):="0000";
BEGIN
PROCESS (khertz, tl1, tl2, tl3, tl4, tl5) begin
IF khertz'event AND khertz '1' THEN
A_in not A;
B_in not B;
IF tl1='1' then
C A_in and B_in;
ELSIF tl2='1' then
C A_in B_in;
ELSIF tl3='1' then
C A_in xor B_in;
ELSIF tl4='1' then
C A_in nor B_in;
ELSIF tl5='1' then
C not A_in;
END IF;
END IF;
END PROCESS;
C_out not C;
A_out not A_in;
B_out not B_in;
END Behavioral
.STD_LOGIC_ARITH.4 Bitové operace zdrojový kód
library IEEE;
use IEEE.STD_LOGIC_1164
