Laboratorní přípravek pro vývoj aplikací obvodů CPLD firmy Altera

| Kategorie: Diplomové, bakalářské práce  | Tento dokument chci!

V diplomové práci se zaměřuji na návrh schematu laboratorního přípravku a prostudování způsobů programování obvodů CPLD firmy Altera. Přípravek slouží pro vývoj a demonstraci aplikací v obvodech CPLD firmy Altera. Přípravek je navržen proprogramování kabely Altera a Presto (výrobce ASIX). Vstupní signály jsou realizovány soustavou přepínačů a tlačítek na desce. Stavy výstupů jsou zobrazovány na LED diodách, případně na připojeném multiplexním displeji. Uživatel má možnost připojit externí zařízení, přes externí vstupy. Práce je dále zaměřena na návrh desky plošných spojů laboratorního přípravku, následné výrobě, oživení přípravku a ověření kompatibility programátorů ALTERA aPRESTO. Závěr práce je zaměřen na práci s návrhovým prostředím QUARTUS II. Zejména se jedná o návod na práci se šablonami a simulací VHDL konstrukcí.

Strana 48 z 53

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Více info o tomto dokumentu zde!

Jak získat tento dokument?

Poznámky redaktora

40 B.ALL; ENTITY cas IS PORT(clk50: STD_LOGIC; hertz: STD_LOGIC; sw: STD_LOGIC_VECTOR 11); tl1: STD_LOGIC; A: OUT STD_LOGIC_VECTOR downto 0); B: OUT STD_LOGIC_VECTOR downto 0); C: OUT STD_LOGIC_VECTOR downto 0); D: OUT STD_LOGIC_VECTOR downto 0); E: OUT STD_LOGIC_VECTOR downto 0); F: OUT STD_LOGIC_VECTOR downto 0) ); END cas; ARCHITECTURE Behavioral cas IS SIGNAL diods: STD_LOGIC_VECTOR (11 downto 0):="000000000000"; SIGNAL hodiny: STD_LOGIC_VECTOR downto 0):="000000"; SIGNAL minuty: STD_LOGIC_VECTOR downto 0):="000000"; SIGNAL sekundy: STD_LOGIC_VECTOR downto 0):="000000"; SIGNAL hod: STD_LOGIC_VECTOR downto 0):="000000"; SIGNAL min: STD_LOGIC_VECTOR downto 0):="000000"; SIGNAL sec: STD_LOGIC_VECTOR downto 0):="000000"; SIGNAL A1: STD_LOGIC_VECTOR downto 0):="000000"; SIGNAL B1: STD_LOGIC_VECTOR downto 0):="000000"; SIGNAL C1: STD_LOGIC_VECTOR downto 0):="000000"; SIGNAL D1: STD_LOGIC_VECTOR downto 0):="000000"; SIGNAL E1: STD_LOGIC_VECTOR downto 0):="000000"; SIGNAL F1: STD_LOGIC_VECTOR downto 0):="000000"; BEGIN PROCESS (clk50) BEGIN IF clk50'event AND clk50 '1' THEN IF tl1='1' then hodiny NOT sw(0 5); hod NOT sw(0 5); C1 "000000"; minuty NOT sw(6 11); E1 "000000"; min NOT sw(6 11); sekundy (OTHERS '0'); END IF; IF hertz='1' THEN sekundy sekundy 1; sec sekundy; A1 "000000"; min minuty; hod hodiny; .STD_LOGIC_ARITH.3 Hodiny zdrojový kód library IEEE; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.STD_LOGIC_1164.ALL; use IEEE

---

---