Digitální modulátor

| Kategorie: Diplomové, bakalářské práce  | Tento dokument chci!

Cílem této práce je seznámit čtenáře se základním principem a možnostmi řešení digitálního modulátoru pro vícestavové modulace s integrovaným obvodem AD9957 od firmy Analog Devices. Navrhnout blokové i konkrétní schéma modulátoru a celé zařízení zrealizovat. Dále se zabývá využitím standardního rozhraní USB ke komunikaci, ovládání a přenosu dat mezi modulátorem a ovládacím počítačem. Práce popisuje jednotlivé bloky navrženého zařízení, desku plošných spojů, vytvořený firmware a aplikační program pro snadné ovládání pomocí PC. V závěru práce jsou popsány některé výsledky měření a zhodnoceny dosažené výsledky.

Vydal: FEKT VUT Brno Autor: Josef Žižka

Strana 42 z 75

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Jak získat tento dokument?






Poznámky redaktora
Rychlost generování čísel upravena pomocí děličky kmitočtu bloku „divider“.16: Základní nastavení projektu programu ISE . Moduly „status“ „fifo_signal“ slouží pro nastavování zjišťování aktuálních stavů modulátoru. Obr. Data paměti RAM jsou průběžně vyčítána tehdy, pokud není paměť FIFO plná. 2. Generování dat přímo obvodu FPGA založeno použití LFSR registru. Dále jsou tato čísla bloku „mapper“ mapována jednotlivé symboly do konstelačního diagramu vyjádřena pomocí 18bitů. Výsledená konfigurace byla FPGA nahrána pomocí FPGA USB JTAG kabelu od firmy Chips. První možností pomocí generování symbolů přímo FPGA druhou možností získávání dat přes rozhraní USB. Blok „direct_connect_pin“ slouží přímému propojení signálů. Vstupní data jsou posílaná 8bitové sběrnici, a proto jsou nejdříve bloku „d2xx_shift“ spojena 18bitové symboly. Blok označením „blinking“ určuje, jakým způsobem bude blikat LED dioda integrovaná přímo modulu FPGA obvodem. Získávání dat modulačních dat možno dvěma způsoby. Pokud jsou data získávány pomocí PC, jsou 18bitové symboly nejdříve uloženy paměti RAM, která vytvořena přímo FPGA.32 Zdrojové kódy jednotlivých modulů jazyce VHDL jsou přiloženém paměťovém médiu. blocích „fifo_logic“, „logic_stop_run“ „choise_data“ rozhodováno tom, jaké děje jsou v daný okamžik aktivní. Tedy posuvného registru zpětnou vazbou (modul označením „LFSR“), který generuje náhodná čísla. Podle rychlosti blikání může uživatel určit, jakém stavu modulátor aktuálně nachází