|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
Cílem práce je realizace digitálního ekvalizéru s kompresorem dynamiky. Diplomová práce je zaměřena na srovnání funkcí a parametrů jednotlivých digitálních signálových procesorů, určených výhradně pro zpracování zvukových signálů. Obsahuje podrobný rozbor dílčích bloků pro signálové zpracování v obvodu AD1953 a možnosti ovládání programovatelných parametrů těchto bloků uživatelem. Práce dále obsahuje srovnání vybraných A/D převodníků spolu s popisem zvoleného obvodu UDA1361TS. Také je uvedeno navržené blokové schéma výsledného zařízení. Poté jsou uvedeny možnosti řízení jednotlivých bloků v signálovém procesoru, ovlivňující zpracování signálu. Je zde rovněž představeno výsledné obvodové řešení digitálního ekvalizéru a popis programového vybavení k úspěšnému řízení zpracování signálu vobvodu AD1953. Práce popisuje také konstrukci digitálního ekvalizéru a obsahuje výsledky vybraných měření.
3: Možná nastavitelná zesílení vstupního signálu obvodu UDA1361TS,
včetně tzv.
K nastavení formátu výstupních sériových dat A/D převodníku slouží propojka
ve schématu označená jako JP1. power-down módu.Tab. Při tomto nastavení třeba pin převodníku
SYSCLK dodávat hodinový signál frekvenci fCLK 256 fVZ, odpovídající podle (6.
23
Zapojení pinu převodníku PWON Power-down, zesílení vstupního signálu
Nízká úroveň Power-down mód
Nezapojen dB
Vysoká úroveň dB
Zapojení pinu převodníku SFOR Formát výstupního sériových dat
Nízká úroveň I2S
Nezapojen Rezervováno
Vysoká úroveň MSB-justified
. Popis tohoto
nastavení lze vidět tabulce 6. Jelikož budoucnu není
předpokládáno využití převodníku slave módu, pin připojen (bez použití propojky)
na vysokou úroveň, určující master mód.
Tab. master nebo slave módu. Pro možnost použití tohoto pouzdra návrhovém systému Eagle rámci
projektu digitálního ekvalizéru vytvořena knihovna názvem NXP-Semiconductors. 6.1)
hodnotě 12,288 MHz, při volbě vzorkovacího kmitočtu fVZ 48,0 kHz.
f CLK=256⋅f =256⋅48⋅10
3
=12,288MHz (6. 6. přepínání mezi master slave
módem slouží nastavená úroveň pinu převodníku MSSEL.1)
Výstupní vodiče A/D převodníku, vedoucích pinů DATAO, BCK, jsou
pojmenovány podle označení odpovídajících pinů signálového procesoru AD1953
(DATA0 SDATA0, LRCLK0, BCK BCLK0).
A/D převodník UDA1361TS umožňuje fungovat tzv.lbr,
obsahující schématickou značku pod označením UDA1361TS také pouzdro SSOP16
[17].4: Nastavitelné formáty výstupních sériových dat A/D převodníku.4.
Obvod UDA1361TS vyráběn 16pinovém SMD pouzdře označením
SSOP16. Podle úrovně napětí nastavenou pomocí propojky na
pinu převodníku SFOR lze volit mezi formáty I2S MSB-justified.
Pro naše účely budeme obvod využívat jako master
