|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
Náplní práce je zmapování obvyklých i méně obvyklých metod detekce signálu v rádiovém kanále, počítačová simulace vybraných metod a implementace vybrané metody do obvodu FPGA
Obr.
44
.7: Okno nastavení jádra sčítačky
Vstupy sčítačky tvoří 32ti bitové neznaménkové sběrnice (unsigned). Šířka výstupní sběrnice, pro řádné
plnění funkce násobení, také 32-ti bitová.Vstupy jsou koncipovány jako původně 16-ti bitové, kvůli převodníkové desce
z rané fáze vývoje jsou znaménkové (signed). Akumulační šířka byla ponechána na
hodnotě 32, jedná vnitřní funkci (dle [17]). Šířka vý-
stupní sběrnice bitů, pro zajištění přenosu vyššího řádu. Signál SCLR,
stejně jako předchozím případě slouží nulování výstupu sčítačky. zmínku stojí ještě signál
BYPASS, který přemostí akumulační logiku bloku stane násobička (není po-
užit). 5. Důležitým signálem SCLR (synchro-
nous clear), zajišťující nulování akumulované hodnoty
