Detekce obsazenosti rádiového kanálu v obvodu FPGA

| Kategorie: Diplomové, bakalářské práce  | Tento dokument chci!

Náplní práce je zmapování obvyklých i méně obvyklých metod detekce signálu v rádiovém kanále, počítačová simulace vybraných metod a implementace vybrané metody do obvodu FPGA

Vydal: FEKT VUT Brno Autor: Dušan Jurica

Strana 44 z 61

Vámi hledaný text obsahuje tato stránku dokumentu který není autorem určen k veřejnému šíření.

Jak získat tento dokument?






Poznámky redaktora
Šířka vý- stupní sběrnice bitů, pro zajištění přenosu vyššího řádu.Vstupy jsou koncipovány jako původně 16-ti bitové, kvůli převodníkové desce z rané fáze vývoje jsou znaménkové (signed). 44 . Šířka výstupní sběrnice, pro řádné plnění funkce násobení, také 32-ti bitová. Důležitým signálem SCLR (synchro- nous clear), zajišťující nulování akumulované hodnoty. Signál SCLR, stejně jako předchozím případě slouží nulování výstupu sčítačky. 5. zmínku stojí ještě signál BYPASS, který přemostí akumulační logiku bloku stane násobička (není po- užit). Akumulační šířka byla ponechána na hodnotě 32, jedná vnitřní funkci (dle [17]).7: Okno nastavení jádra sčítačky Vstupy sčítačky tvoří 32ti bitové neznaménkové sběrnice (unsigned). Obr