|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
Tato diplomová práce je vnována konstrukci laboratorního pípravku s D/A pevodníkem pro audio a nízkofrekvenní signály. V úvodní kapitole je nastíněn teoretický úvod do problematiky A/D a D/A převod. V následujících kapitolách je pak již prezentováno vlastní technické ešení laboratorního přípravku, kde obvod s D/A převodníkem AD1852 je doplněn o digitální přijímač audio signálu CS8416. Ten zajišťuje kompatibilitu pi připojení k externím audio zařízením disponujícím digitálními rozhraními, jako jsou např. SPDIF nebo AES3. Digitální přijímač i audio D/A převodník jsou navíc opatřeny sériovým komunikačním rozhraním, pomocí kterého je možné nastavovat většinu parametrů vstupního audio signálu. Toto nastavení je prováděno pomocí navrženého ovládacího softwaru pro externí mikrokontrolér adyAT mega32. V práci je prezentován blokový a obvodový návrh přípravku a to vetšině technické a konstrukční dokumentace celého zařízení.
skonþení celého pĜenosu, tedy tČsnČ pĜed skonþením doby
trvání posledního pĜenášeného bitu, pĜeklopen log. 4.2 naznaþuje celý tento popisovaný proces pĜenosu [5], [6], [12]. 4. Signál CLATCH celou dobu
pĜenosu stavu log.
Mezní hodnoty þasĤ jednotlivých stavĤ (související obvykle maximální možnou
rychlostí pĜenosu dat) jsou uvedeny dokumentaci [5]. tomto stavu setrvá, dokud
není pĜenesen poslední bit hodinový signál CCLK nenachází log. PĜi
nastavování kontrolního registru adresou „01“ možno nastavit všechny dostupné
parametry pĜevodníku pomocí jednoho 16-bitového slova.
.
Obr.
Tato data bývají zapisována registrĤ pĜevodníku nepravidelných intervalech, to
pouze okamžiku nastavování nČkterého parametrĤ. Poté signál
CLATCH pĜeklopen znovu log. VþetnČ nastavení hlasitosti je
možno nastavit pĜevodník tĜech krocích. Zleva
je vždy uveden název daného parametru závorce pĜíklad jeho nastavení. Dalším dĤvodem volby menší
rychlosti pĜenosu dat jsou ménČ þasté pĜechody mezi logickými stavy, což za
následek menší míru rušení indukovaného ostatních þástí obvodu [5], [12].
Pro potĜeby tohoto projektu však mĤže být rychlost pĜenosu zvolena daleko nižší než
jsou tyto mezní hranice obou obvodĤ. Obr.2: ýasový prĤbČh SPI komunikace obvodem AD1852 (pĜevzato [5])
Bit oznaþením D15 pĜedstavuje MSB, bit oznaþením pĜedstavuje LSB. 4. Maximální frekvence
hodinového signálu, kterou schopen dodat mikrokontrolér ATmega32, MHz.
Sériová 16-bitová data pĜenášená prostĜednictvím pinu CDATA obvodu AD1852
jsou nastavována nábČžné hrany hodinového signálu CCLK jsou vzorkována pĜi
sestupných hranách hodinového signálu CCLK. Maximální rychlost pĜenosu
dat tedy Mbit/s.
Tab. NicménČ, všechny dostupné parametry D/A
pĜevodníku budou Ĝídícím programem Ĝízeny každý zvlášĢ [5].37
Maximální frekvence hodinového signálu CCLK pro pĜenos Ĝídících sekvencí,
kterou schopen obvod AD1852 zpracovat, MHz. OranžovČ
jsou vyznaþeny bity, resp. 0,
kterým mikrokontroler vĤþi obvodu AD1852 potvrzuje kompletní pĜenos celé 16-bitové
Ĝídící sekvence.2 udává pĜíklady sekvencí, kterými jsou nastavovány jednotlivé parametry
pĜevodníku které budou pĜenášeny pomocí sériového komunikaþního rozhraní. Minimální rychlost pĜenosu není stanovena. pozice bitĤ, které jsou zodpovČdné Ĝízení daného
parametru, zelenČ oznaþené dva spodní bity udávají adresu kontrolního registru. Menší rychlost pĜenosu dat mĤže být použita,
protože objem pĜenášených dat mezi mikrokontrolérem D/A pĜevodníkem malý. Jedná podstatČ krátký zákmit log
