|
Kategorie: Diplomové, bakalářské práce |
Tento dokument chci!
Náplní práce je zmapování obvyklých i méně obvyklých metod detekce signálu v rádiovém kanále, počítačová simulace vybraných metod a implementace vybrané metody do obvodu FPGA
2 Zpomalení hodin pro převodník
process(clk) MHz
variable cnt integer 0;
variable last_level boolean false;
begin
if (clk=’1’ and clk’event) then
cnt cnt 1;
if (cnt=2 and last_level=false) then
cnt 0;
adc_cle ’1’;
last_level true;
elsif (cnt=2 and last_level=true) then
cnt 0;
adc_cle ’0’;
last_level false;
58
.DŮLEŽITÉ ČÁSTI KÓDU
B.1 Zpomalení hodin pro převodník
process(clk) 100 MHz
variable cnt integer 0;
variable last_level boolean false;
begin
if (clk=’1’ and clk’event) then
cnt cnt 1;
if (cnt=100 and last_level=false) then
cnt 0;
dac_clock ’1’;
last_level true;
elsif (cnt=100 and last_level=true) then
cnt 0;
dac_clock ’0’;
last_level false;
end if;
end if;
end process;
B
